1）本節目錄；
2）本節引言；
3）fpga簡介；
4）vivado綜合簡介；
5）結束語。
「不積跬步，無以至千里；不積小流，無以成江海。就是說：不積累一步半步的行程，就沒有辦法達到千里之遠；不積累細小的流水，就沒有辦法匯成江河大海。
fpga（field programmable gate array）是在pal、gal等可程式設計器件的基礎上進一步發展的產物。它是作為專用積體電路（asic）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式設計器件閘電路數有限的缺點。
fpga設計不是簡單的晶元研究，主要是利用 fpga 的模式進行其他行業產品的設計。 與 asic 不同，fpga在通訊行業的應用比較廣泛。通過對全球fpga產品市場以及相關**商的分析，結合當前我國的實際情況以及國內領先的fpga產品可以發現相關技術在未來的發展方向，對我國科技水平的全面提高具有非常重要的推動作用。
與傳統模式的晶元設計進行對比，fpga 晶元並非單純侷限於研究以及設計晶元，而是針對較多領域產品都能借助特定晶元模型予以優化設計。從晶元器件的角度講&#x
Vivado下幾條 Verilog 綜合規則
下面的經驗在vivado的rtl級綜合驗證 1，always過程中 中間變數自己給自己賦值的操作，在綜合出來的電路中會被忽略掉，因為對電路的輸出沒有意義。2，輸入訊號賦值給中間變數，但是沒有跟輸出相關，被綜合掉。3，中間變數賦給常量值，在綜合時會根據位值 直接連線對應位d觸發器的set訊號，使d觸發...
Vivado常用綜合選項的設定
full 綜合時將原始設計打平，只保留頂層層次，執行邊界優化 none 綜合時完全保留原始設計層次，不執行邊界優化 rebuilt 綜合時將原始設計打平，執行邊界優化，綜合後將網表檔案按照原始層次顯示，故與原始層次相似。當 flatten hierarchy為none時消耗的暫存器最多，建議其設定為...
使用綜合語法控制Vivado是否使用DSP塊
前言 使用dsp的方法一般有兩種 讓綜合器自己推斷 例化dsp原語。有的時候為了偷懶或者有的計數器之類的需要跑高速，則可以讓計數器也使用dsp實現。語法 use dsp yes 流程1.編寫 測試，乙個乘法器加乙個cnt計數器，直接在模組頭使用語法規則。timescale 1ns 1ps use d...