最近開始搞fpga，用的xilinx公司的板子，寫verilog，自然也就得用xilinx自家的軟體vivado，版本2015.4。
安裝配置網上也挺多教程的，選了個csdn上的參考了下 vivado 安裝教程這個教程。
在新增license後這步，我使用的是vivado長期有效license這個，確保不會因為license問題導致後續編譯出錯。
如果是2016.1之後版本的vivado，可以參考下【入門必看】學習vivado如何獲取license這個指南，並沒有使用過，無法驗證其可靠性。
分享兩個**段，分別是《xilinx fpga設計權威指南 vivado整合設計環境》一書中第二章的設計**以及測試**，經驗證在2015.4版本的vivado上測試通過，可以來驗證自己軟體的安裝配置是否正確。
top.v 設計**
module top(
input a,
input b,
output[5:
0] z
);assign z[0] = a&b;
assign z[1] = ~(a&b);
assign z[2] = a|b;
assign z[3] = ~(a|b);
assign z[4] = a^b;
assign z[5] = a~^b;
endmodule
endmodule
module
test;
reg a;
reg b;
wire[5
:0] z;
top uut(
.a(a),
.b(b),
.z(z)
);initial
begin
while(1)
begin
a=0;b=0;#100;
a=0;b=1;#100;
a=1;b=0;#100;
a=1;b=1;#100;
endend
endmodule
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