1）本節目錄；
2）本節引言；
3）fpga簡介；
4）fpga跨時鐘域處理方法fifo；
5）結束語。
「不積跬步，無以至千里；不積小流，無以成江海。就是說：不積累一步半步的行程，就沒有辦法達到千里之遠；不積累細小的流水，就沒有辦法匯成江河大海。
fpga（field programmable gate array）是在pal、gal等可程式設計器件的基礎上進一步發展的產物。它是作為專用積體電路（asic）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式設計器件閘電路數有限的缺點。
fpga設計不是簡單的晶元研究，主要是利用 fpga 的模式進行其他行業產品的設計。 與 asic 不同，fpga在通訊行業的應用比較廣泛。通過對全球fpga產品市場以及相關**商的分析，結合當前我國的實際情況以及國內領先的fpga產品可以發現相關技術在未來的發展方向，對我國科技水平的全面提高具有非常重要的推動作用。
與傳統模式的晶元設計進行對比，fpga 晶元並非單純侷限於研究以及設計晶元，而是針對較多領域產品都能借助特定晶元模型予以優化設計。
FPGA跨時鐘域處理方法延遲法
1 本節目錄 2 本節引言 3 fpga簡介 4 fpga跨時鐘域處理方法延遲法 5 結束語。不積跬步，無以至千里 不積小流，無以成江海。就是說 不積累一步半步的行程，就沒有辦法達到千里之遠 不積累細小的流水，就沒有辦法匯成江河大海。fpga field programmable gate arra...
FPGA單位元訊號跨時鐘域處理
詳細的原理解釋 單位元訊號跨時鐘域問題詳解 輸入 singal in，來自10mhz慢速時鐘域的單位元訊號 輸出 singal out，輸出100mhz快速時鐘域的單位元訊號 10mhz 100ns 100mhz 10ns 因為慢速時鐘域的最簡訊號長度為1個時鐘時鐘週期即 100ns，大於快速時鐘域...
FPGA知識點 跨時鐘域處理
單bit訊號 慢時鐘到快時鐘，兩級觸發器同步。快時鐘到慢時鐘，如果是下面第乙個圖，clkb可以取樣到signal a in，但是如果只有單脈衝，如第二個圖所示，怎不能確保取樣到signal a in。這個時候可以展寬signal a in，至少為clkb的乙個時鐘週期寬度。通常處理方法是使用反饋機制...