cml
pecl
及lvds
間的互相連線
簡介：隨著高速資料傳輸業務需求的增加，如何高質量的解決高速
ic晶元間的互連變得越來
越重要。低功耗及優異的雜訊效能是要解決的主要問題。晶元間互連通常有三種介面：
pecl
positive emitter-coupled logic
lvds
low-voltage differential signals
cmlcurrent mode logic
。在設計高速數字系統時，人們常會遇到不同介面標準
ic晶元間的
連線，為解決這一問題，我們首先需要了解每一種介面標準的輸入輸出電路結構，由此可以
知道如何進行直流偏置，接什麼樣的負載。該文章正是針對該問題展開討論，作為例子，文
中列舉了一些
maxim
公司的產品。
1.pecl
介面pel
是有ecl
標準發展而來，
在pecl
電路中省去了負電源，
較ecl
電路更方便使用。
pecl
訊號的擺幅相對
ecl要小，這使得該邏輯更適合於高速資料的串性或並行連線。
pecl
標準最初有
motorola
公司提出，經過很長一段時間才在電子工業界推廣開。
1.1. pecl
介面輸出結構
pecl
電路的輸出結構如圖
所示，包含乙個差分對和一對射隨器。
輸出射隨器工作在正
電源範圍內，
其電流始終存在，
這樣有利於提高開關速度。
標準的輸出負載是接
ω至vcc-2v
的電平上，如圖
中所示，在這種負載條件下，
out+
與out-
的靜態電平典型值為
vcc-
.3vout+
與out-
輸出電流為
4mapecl
結構的輸出阻抗很低，典型值為
4~ 5
ω，這表明它有很
強的驅動能力，
但當負載與
pecl
的輸出端之間有一段傳輸線時，
低的阻抗造成的失
配將導致
訊號時域波形
的振鈴現象圖1.
pecl
輸出結構
1.2. pecl
介面輸入結構
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