vivado主介面及設計流程介紹
rtl分析：
用verilog語言描述電路的時候，可能出現語法或邏輯上的錯誤。一般語法錯誤在編寫程式的過程中，vivado會自動檢測並在程式介面中有所提示，在messages中也會提示「error」。對於邏輯錯誤軟體是不會提示的，最多在messages中的「warning」提示中找到一些蛛絲馬跡。而設計者可以利用rtl分析進行邏輯和功能檢查。
行為**：
檢驗設計是否滿足功能要求。如果直接在fpga晶元上測試，可能因為多次綜合、實現而浪費時間。
時序**：
時序**：之前的行為**是功能**，並未涉及毛刺、競爭冒險等時序問題。實現執行後器件完成了布局佈線，在此階段後的**可得到各種時序所導致的延時問題
設計綜合：
綜合：將較高層次邏輯設計**或原理圖等設計輸入轉化為較低層次的由fpga晶元中底層基本單元表示的電路網表。
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4 主介面UI設計
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接收請求處理流程 介面測試流程及用例設計
介面測試是整專案測試過程中非常重要的一環，測試的物件是介面，所以可以很早的介入測試，對 邏輯進行全面驗證，更早的發現程式的問題，比ui測試效率更高，並且更容易驗證極端和異常的情況。類似於功能測試流程，乙個完整的介面測試流程如下 分析介面文件和需求文件 編寫介面測試計畫 編寫介面測試用例 介面測試執行...