虛擬時鐘(virtual clock)
通常rtl設計要求對晶元/module的輸入訊號進行reg_in打拍處理，對晶元/module的輸出也要求做reg_out打拍處理，這是良好的**習慣，為時序收斂留下足夠裕量，也避免頂層例化綜合後的子模組時出現模組間io時序不滿足的情況。綜合階段可根據設計工藝需求，設定io的input/output為時鐘週期的40%-60%。
但是，晶元timing sign-off階段會偶爾遇到io時序少量違例，比如，輸入reg的hold違例、輸出reg的setup違例，本質原因是eda時序分析工具會在輸出輸入外部假定乙個理想化的不帶clock propagation time的暫存器做時序分析。
比如，在set_propagated_clock命令後，下圖左邊暫存器的clk1端就不帶clock propagation time，而clk2（與clk1同頻同相）就帶insertion delay, 擁有時鐘latency,這樣輸入io的hold違例就可能發生，setup反而更容易滿足。
同理，在set_propagated_clock命令後，輸出io的setup違例就可能發生，hold反而更容易滿足。
以輸出io的register的setup建立時間為例，launch clock的data path上由於存在1.5ns的propagation time/clock latency，發生了時序違例。這是因為外部假定的register是沒有propagation time/clock latency。而保持時間則反而容易滿足。
虛擬時鐘應運而生，那麼建立虛擬時間有什麼好處呢？
create_clock -name vclk -period 10，不用指定clk pin/port
set_input_delay 8 -clock vclk [get_ports data_in]
set_output_delay 8 -clock vclk [get_ports data_out]
eda工具會基於虛擬時鐘，根據晶元/模組內部時鐘的實際insertion delay評估io外部假定暫存器的propagation time，這樣時序分析就可以規避不必要的「假」違例，當然也可以不指定virtual clock，只是每次分析時序時都需要檢查並排除這種「假」違例，影響了工作效率。
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