多晶元同步和確定性延遲是高速採集和波形產生中經常碰到的概念，特別是使用最新的基於jesd204b協議的adc、dac。這兩個概念在jesd204b協議產生前就有了，不過採用204b協議後，實現多晶元同步和確定性延時變得簡單了。
在204b協議中，我們都知道：
**subclass 0不支援確定性延時，按照字面理解，多晶元同步就是多個器件延時一致。例如，同一觸發控制多片adc採集同乙個點頻訊號，fpga中接收到的多片adc資料其初相應該一樣。當然，可能這次上電和下次上電，初相可能會變。比如這次初相是0度，下次可能是45度。雖然多晶元同步了，但延時卻並不固定。subclass 1支援確定性延時，使用sysref訊號
subclass 2支援確定性延時，使用sync訊號
同樣按照字面理解，確定性延遲就是說延時固定。這裡所的固定，對於多次上電也是有效的。比如一片adc採集乙個點頻，這次上電初相為20度，下次上電還是20度。一片adc實現了確定性延時，多片adc當然實現了多晶元同步。
所以說，多晶元同步並不保證每次上電延時一致，確定性延時卻保證了每次上電一樣。確定性延時滿足時，必然多晶元同步了。
在subclass 0中，雖然不能實現確定性延時，卻能實現多晶元同步。如下圖所示，在subclass 0下使用了sysref訊號，當然還是要保證sysre和取樣時鐘f到每個adc延時一致。在sysref上公升沿到來時，在資料中插入控制位即時間戳。在fpga端，通過檢測控制位，便可對齊多片adc的取樣資料了。
通過時間戳實現多晶元同步的結果如下圖所示。雖然多晶元同步了，但卻不能保證每次上電相位一致。這種不一致，可以通過每次上電校正來補償。
在subclass 1或者2中，確定性時延的實現是通過在rx端增加乙個接收緩衝實現的（subclass 0沒有該接收端緩衝，所以對有每次上電導致的可變延遲沒有辦法）。通過sysref實現所有204b期間的多幀時鐘即lmfc對齊，然後以sysref對齊後的lmfc為基準，釋放接收端緩衝。注意下圖中，紅色橢圓標註的部分即接收端緩衝。
另外lane對齊中，使用了elastic buffer。在此處確定性延遲中，使用了receiver buffer。
另外，上面所說的初相是針對連續波點頻訊號的，可以這麼理解：adc配置好後，乙個觸發訊號功分後，一路送訊號源出點頻，一路送fpga。每次觸發，fpga在觸發時刻採集到的多路adc資料初相（可以看成起始點位置）一致，說明多晶元同步了。如果給adc和fpga重新上電，重新觸發，如果這次上電採集到的初相和上次上電初相一致，說明實現了確定性時延。
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