fpga之sdram控制器設計（二）：重新整理
這次要來解決上次留下來的重新整理問題，在100us後首先要經過兩次重新整理才進行模式暫存器設定。這顆sdram晶元需要每隔64ms對8192行（列位址10-位，行位址13位）的每乙個儲存電容進行一次重新整理，因為不重新整理電充會洩露電流導致儲存資訊丟失。那每一行的重新整理時間為64/8192 ≈ 7810ns，注意重新整理是以行為單位，器晶元內部有乙個計數器，這個計數器不是時鐘直接驅動的，而是auto precharge驅動，每發一次atuoprecharge命令這個計數器加1，我們是看不到的也無法對其直接置數，這個計數器一上電就進行初始化這是我們不需要關心的，我們要做的是在7810ns進行一次重新整理操作就行了。所做的讀和寫就是在兩次重新整理間隔內進行的，這個會在下一節講到。
重新整理模組的設計思路是:重新整理的命令狀態機和乙個重新整理標誌產生的計數器，在此基礎上要加上乙個主控狀態機，也就是控制何時上電重新整理讀寫的乙個模組。
重新整理狀態轉移圖：
重新整理狀態機設計
`include "head.v"
module ref_fsm(
ref_done,ref_en,clk,ref_bus,soft_rst_n
);//重新整理狀態機
input clk;
input ref_en;
input soft_rst_n;
output reg ref_done;
output [19:0] ref_bus;
reg [12:0] ref_a;
reg [1:0] ref_ba;
reg [3:0] ref_cmd;
reg ref_cke;
assign ref_bus = ;
reg [14:0] cnt;
reg [1:0] state;
localparam s0 = 2'b00;
localparam s1 = 2'b01;
localparam s2 = 2'b10;
always @(posedge clk)
begin
if(soft_rst_n == 1'b0)
begin
ref_done <= 1'b0;
ref_ba <= 'd0;
ref_cmd <= `nop;
ref_cke <= 1'b0;
cnt <= 'd0;
state <= s0;
endelse
case(state)
s0 : if(ref_en == 1'b0)
begin
ref_done <= 1'b0;
state <= s0;
endelse
begin
ref_cmd <= `pre;
ref_a[10] <= 1'b1;
ref_done <= 1'b0;
state <= s1;
ref_cke <= 1'b1;//add
ends1 : if(cnt < `trp - 1)
begin
cnt <= cnt + 1'b1;
ref_cmd <= `nop;
state <= s1;
endelse
begin
cnt <= 'd0;
ref_cmd <= `ref;
state <= s2;
ends2 : if(cnt < `trfc - 1)
begin
cnt <= cnt + 1'b1;
ref_cmd <= `nop;
state <= s2;
endelse
begin
cnt <= 'd0;
ref_done <= 1'b1;
state <= s0;
endendcase
endendmodule
`include "head.v"
module ref_time(
clk,soft_rst_n,rt_en,rt_flag
);//重新整理定時器
input clk;
input rt_en;
input soft_rst_n;
output reg rt_flag;
reg [9:0] cnt;
always @(posedge clk)begin
if(soft_rst_n == 1'b0)
begin
cnt <= 'd0;
rt_flag <= 1'b0;
endelse if(rt_en == 1'b1 )
if(cnt < 780)
begin
cnt <= cnt + 1'b1;
rt_flag <= 1'b0;
endelse begin
cnt <= 'd0;
rt_flag <= 1'b1;
endend
endmodule
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