今天我們要介紹的時序分析概念是clock gate。 clock gate cell是用data signal控制clock訊號的cell，它被頻繁地用在多週期的時鐘path，可以節省功耗。如下圖所示：
我們經常說的reg2clockgate path的setup和hold檢查，就是指：clock gate上enable訊號要比clock訊號提前到達一段時間和保持一段時間。
通常，clock gate上的setup會比較難收斂，因為如下圖對於clock gate的timing path，天然會穿在skew k；clock tree必然不balance。在實際設計中，我們一般會盡量將clock gate 單元放在暫存器附近以減小skew。也可以採用set_clock_gating_check，加大對clock gate timing的約束。
常見的clock gating cell有icg cell(integrated clock gating cell)和clock gating logical cell(and+low latch)。現在一般library庫里都帶有icg cell了，clock gating logical cell已經不常用了
對於clock gating cell，synthesis前就會插入，本身和cts沒太大關係,
一般只要確保clock timing check開啟的就行，就是如下global變數設成true
timing_enable_clock2clock_clockgating_check
另外，cts工具會對其做clone,declone操作.
icg cell clone:受相同icg cell控制的時序單元較多或者分布不均勻時，就會導致icg cell連線過長，這時可以通過clone icg cell進行優化
icg cell de-clone:受相同icg cell控制的時序單元較少，就會導致icg cell數量過多，設計density增大。這時可以通過de-clone icg cell進行優化
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