該暫存器堆是cpu中多個暫存器組成的陣列，由32個32位的暫存器構成，兩個讀資料口(ra->busa rb->busb),乙個寫資料口(rw ->busw),寫資料受使能訊號wen控制，在時鐘的下降沿有效
第一種實現方法,**如下
module d_ff(
input clk,
input [4
:0]ra,
input [4
:0]rb,
input [4
:0]rw,
input wen,
output [31
:0]busa,
output [31
:0]busb,
input [31
:0]busw );
reg [31
:0]datareg[31
:0];
always@(negedge clk)
begin
if(wen & rw!=5'd0)
datareg[rw] <= busw;
end
assign busa =
(ra==5
'd0)?32'd0:datareg[ra];
assign busb =
(ra==5
'd0)?32'd0:datareg[rb];
endmodule
module d_ff(
input clk,
input rst_n,
input [4
:0] ra,
input [4
:0] rb,
input [4
:0] rw,
input wen,
output [31
:0] busa,
output [31
:0] busb,
input [31
:0] busw)
;
reg [31
:0]datareg[31
:0];
wire datawen[31
:0];
assign datawen[0] =
1'b0;
genvar i;
generate for
(i=1
;i<
32;i=i+1)
begin
assign datawen[i] =
(wen &
(rw ==1
));end
endgenerate
genvar j;
generate for
(j=0
;j<
32;j=j+1)
begin
always @(posedge clk or negedge rst_n)
begin
if(~rst_n)
datareg[j] <=
31'd0;
else
if(datawen[j])
datareg[j] <= busw;
endend
endgenerate
assign busa = datareg[ra];
assign busb = datareg[rb];
endmodule
module d_ff(
input clk,
input rst_n,
input [4
:0] ra,
input [4
:0] rb,
input [4
:0] rw,
input wen,
output [31
:0] busa,
output [31
:0] busb,
input [31
:0] busw)
;
reg [31
:0]datareg[31
:0];
reg datawen[31
:0];
integer i;
always@(negedge clk)
begin
for(i =
1;i<
32;i = i +1)
begin
datawen[i] <=
(wen &
(rw ==1
));end
endinteger j;
always @(negedge clk or negedge rst_n)if(
!rst_n)
for(j=
0;j<
32;j = j +1)
begin
datawen[0] <=
1'b0;
datareg[j] <=
31'd0;
endelse
begin
for(j =
1; j <
32;j = j +1)
begin
if(datawen[j])
datareg[j] <= busw;
endend
assign busa = datareg[ra];
assign busb = datareg[rb];
endmodule
`timescale 1ns/
1ns
`define clk_period 20
module d_ff_tb;
reg clk;
reg rst_n;
reg [4
:0] ra;
reg [4
:0] rb;
reg [4
:0] rw;
reg wen;
reg [31
:0] busw;
wire [31
:0] busa;
wire [31
:0] busb;
d_ff d_ff(
.clk(clk)
, .rst_n(rst_n)
, .ra(ra)
, .rb(rb)
, .rw(rw)
, .wen(wen)
, .busw(busw)
, .busa(busa)
, .busb(busb));
integer i,j,k;
initial clk =
1'b0;
always #(`clk_period/
2)clk = ~clk;
initial begin
rst_n =
1'b0;
ra =
5'b0;
rb =
5'b0;
rw =
5'b0;
wen =
1'b0;
#5; rst_n =
1'b1;
wen =
1'b1;
for(j =
1; j <
32; j = j +1)
begin
rw = j;
busw = j;
#50;end
wen =
1'b0;
#5;for
(i =
1; i <
32; i = i +1)
begin
ra = i;
#5;end
#5;for
(k =
1; k <
32; k = k +1)
begin
rb = k;
#5;end
#5; $stop
;end
endmodule
給ra訊號依次賦值1 ~ 31，觀察busa埠的值依次是1~31
給rb訊號依次賦值1 ~ 31，觀察busb埠的值依次是1~31
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