使用指令碼綜合實現工程是十分便利的，下面介紹一種方便，快捷的方法實現vivado的non-project模式。這種方法的優點在於開發者不用深入了解tcl語法，一樣可以使用non-project模式。下面的講解都是基於vivado2018.1版本進行的。
首先，我們需要使用傳統的視窗方式建立乙個工程，這是初學者必備的技能不在贅述，並完成綜合實現，生成bit流。此時在工程路徑下看到如下圖。
雙擊計入*.runs資料夾，看到如下圖的內容
這時也許讀者會思考乙個問題，我們可以實現多個不同的工程進行連續的綜合實現嗎？答案是肯定的。這也是使用non-project模式的優勢。隨著fpga的規模增大，綜合實現等待的時間就越長，所以時間對於fpga的開發者來說就更為寶貴了。這時乙個場景出現在我們眼前，如果能利用一夜或週末的時間多實現幾個版本供測試使用是一件多麼快樂的事情啊！利用這種方式我們便可以實現，甚至當所有的版本完成後，還可以關閉計算機，這樣的操作是不是很吸引人。例程檔案
Petalinux和Vivado的安裝
我是搞軟體的,fpga這塊不太了解。由於機緣巧合，最近有接觸到這塊的開發。所以先挖一坑。先宣告我不是專業搞這塊的，所以對這塊的內容理解可能會有偏差，以下描述如有有不當之處請不吝指出 zynq分為pl和ps兩部分，pl部分對應了fpga，而ps對應了arm核部分 petalinux和vivado是xi...
Vivado中ILA的使用
vivado中ila的使用 1.編寫rtl 其中需要說明的是 keep true 語句的意識是保持cnt訊號不被綜合掉，方便以後的除錯，是否可以理解為引出這個暫存器訊號。2.加入ila核 3.配置ila核 需要配置的引數主要有三個 1.component name,元件的名字，2.number of...
Vivado使用技巧（10） 實現前的準備工作
vivado的實現可以來自於多種原始檔，包括 1 rtl設計 2 網表設計 3 以ip核為核心的設計 下圖包括vivado的整個設計流程 vivado的實現過程包括將網表對映到fpga資源上的所有步驟，涉及到邏輯 物理 時序等多種約束 支援sdc和xdc約束格式 vivado的實現過程將網表和約束轉...