vivado中ila的使用
1.編寫rtl**
其中需要說明的是(* keep = "true" *)語句的意識是保持cnt訊號不被綜合掉，方便以後的除錯，是否可以理解為引出這個暫存器訊號。
2.加入ila核
3.配置ila核
需要配置的引數主要有三個：1.component name,元件的名字，2.number of probes 需要抓取的訊號的個數，3.sample data depth 抓取的訊號的深度。
第二頁：
配置所抓取的訊號的寬度，此實驗的cnt是4bit。
ip核配置完成，生成即可：
4.在rtl中新增ila核
此時需要注意的是ila核的clk訊號需要連線到需要觀察訊號的相應時鐘域，在乙個rtl設計中是可以新增多個ila核的，方便觀察不同時鐘域的訊號。
5.綜合
綜合所得結果為：
由於沒有進行引腳約束，沒辦法生成bit檔案。
5.除錯
**：
Vivado使用ILA除錯報錯解決
1 本節目錄 2 本節引言 3 fpga簡介 4 vivado使用ila除錯報錯解決 5 結束語。不積跬步，無以至千里 不積小流，無以成江海。就是說 不積累一步半步的行程，就沒有辦法達到千里之遠 不積累細小的流水，就沒有辦法匯成江河大海。fpga field programmable gate ar...
Vivado中使用邏輯分析儀ILA
fpga綜合出來的電路都在晶元內部，基本上是沒法用示波器或者邏輯分析儀器去測量訊號的，所以xilinx等廠家就發明了內建的邏輯分析儀。在vivado中叫 ila integrated logic analyzer 之前在ise中是叫chipscope。基本原理就是用fpga內部的閘電路去搭建乙個邏輯...
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