vivado的pll約束（重新命名）主要是下面這三句話
在vivado中pll會自動約束，一般約束的名字即為pll輸出到bufg/i線路的名字
即約束語句如下
create_generated_clock -name clk_out1_my_pll [get_pins u_my_pll/inst/plle2_adv_inst/clkout0]
現在想將系統預設的重新命名為clk_100m，如果只有create_generated_clock -name clk_100m -source [get_pins u_my_pll/inst/plle2_adv_inst/clkin1] -multiply_by 2 -add -master_clock clk_in [get_pins u_my_pll/inst/plle2_adv_inst/clkout0]，會出現
這是時序報表的情況
按理說clk_out1_my_pll和clk_100m是指示同乙個時鐘，所以不用分析從clk_out1_my_pll到clk_100m和clk_100m到clk_out1_my_pll。所以再新增下面兩個約束語句
set_false_path -from [get_clocks clk_100m] -to [get_clocks clk_out1_my_pll]
set_false_path -from [get_clocks clk_out1_my_pll] -to [get_clocks clk_100m]
checking timing出現的警告就可以解決
[get_pins u_my_pll/inst/plle2_adv_inst/clkin1]和[get_pins u_my_pll/inst/plle2_adv_inst/clkout0]可以通過在report_clocks的tcl命令得到
Vivado使用技巧（32） IO延遲的約束方法
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PLL和DLL的區別
dll和pll是兩個完全不同的東西，用在不同的地方。dll delay locked loop用在數位電路中，用來自動調節一路訊號的延時，使兩路訊號的相位一致 邊沿對齊 在需要某些數碼訊號 比如data bus上的訊號 與系統時鐘同步的情況下，dll將兩路clock的邊沿對齊 實際上是使被調節的cl...
PLL 配置後的復位設計
很多fpga設計中都會涉及到多個時鐘，使用器件內部的pll或者dll會使得多個時鐘的管理變得更加容易。但是當多個時鐘都是用pll dll產生時，他們的系統復位訊號如何設計才更加穩定呢？在上一章 fpga 復位設計 的內容裡提出了非同步復位 同步釋放的方法，那麼在系統復位後 pll時鐘輸出前，即系統的...