接
以下是上文的配套電路圖
晶元採用3.3v供電，可以有並口和串列埠兩種通訊方式。
70腳選擇序列還是並行，高電平選擇並行通訊。
並口採用add0-add5作位址匯流排，d0-d7做資料匯流排。
21,22兩個引腳是區分是寫還是讀資料的命令引腳。
20腳為更新控制，上公升沿之後保持8個時鐘週期以上，資料更新。
69腳是單端時鐘輸入。68接地。
29腳在fsk模式下，高低電平用於切換bfsk兩種不同的頻率變化。
30腳一般用於輸出幅度控制，在am調製下一般用軟體配置暫存器控制am調製。
採用外部引腳還是內部暫存器控制可以通過暫存器來設定。
4路輸出一般用48腳的iout1為i路輸出，
52腳的iout2為q路輸出，幅度大約為-7dbm-10dbm滿幅值輸出的情況下。
硬體設計之元件 電阻
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FPGA設計之硬體篇（二）
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