**一篇博文，挺喜歡它的那個層次圖，很清晰的反映了數字積體電路的層次關係：
數位電路的設計，是按照層次化的方式進行的。在每乙個設計層次上，乙個複雜模組的內部細節可以被抽象化並用乙個黑盒子或模型來替代。典型的抽象層次：器件、電路、門、功能模組、系統。
這點類似於軟體設計，也是採用層次化結構，乙個完整的程式由若干個子程式組成，子程式又可以分成模組，模組可以呼叫函式庫，只要了解api的功能，輸入輸出格式即可，不需要考慮內部的實現方式。就像邏輯門，只需要知道輸入與輸出的關係，如通過布林表示式、真值表等，不需要知道內部cmos電路的組成。
數字積體電路的描述
一 三個描述領域 1.行為領域 描述乙個設計的基本功能，或者說所設計的電路應該做什麼。從概念上講，是純行為的描述，是輸入和輸出對映關係的描述。2.結構領域 描述乙個設計的邏輯結構，或者說乙個設計的抽象實現。典型的表達方式是一些抽象功能模組之間相互連線的網表。二 五個描述層次 1.系統級 是針對整個數...
讀 數字積體電路物理設計
靜態時序分析 sta貫穿設計過程的各個階段，從rtl邏輯綜合到布局 時鐘樹綜合 佈線和反標，直到tape out。每一次分析的目的都是為了檢查當前設計的結果是否滿足設計的約束條件。在做時序分析時，總延遲的期間延遲部分由時序庫提供，互連線延遲部分在每一階段是不一樣的。前者在設計中隨後者的變化而變化。即...
《數字積體電路靜態時序分析基礎》筆記
網路課程 數字積體電路靜態時序分析基礎 的筆記 通常對於普通路徑來說，路徑延遲是t，但是某些情況下，中間延遲遠遠大於乙個週期t。多週期時序約束 乙個簡單的例子，對於多週期路徑，建立時間檢查邊沿會推到第三個週期 多週期時序路徑，launch path和普通的沒有區別 而captured path有些不...