第乙個Verilog程式 通用加法器

2021-09-07 17:11:47 字數 532 閱讀 9825

verilog作為一門硬體描述語言,快速掌握它的方法就是不斷的練習,反覆動手實踐,通過例子掌握隱藏在語句背後的硬體電路。下面是第乙個需要學習的verilog例子:

module addern #(parameter n=4

)(

input[n-1:0

] a,

input[n-1:0

] b,

input

cin,

output

cout,

output[n-1

] sum

);

assign的理解:這是一種對兩個變數合併賦值的簡化描述,hdl語法解析器和綜合器按照下面的理解對上述描述進行解析,並生成電路:

wire[n:0

] adder_temp;

//假設assgin =adder_temp[n:0];

assign cout=adder_temp[n];

assign sum[n-1:0]=adder_temp[n-1:0];

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