在使用chipscope的過程中，有的時候需要檢視某些訊號，一看被綜合掉了，想看也看不著，怎麼辦呢？
首先，綜合的時候keep_hierarchy不要選no
其次，無論是使用verilog語言還是vhdl語言都有一定的語法試訊號不被綜合
verilog中的語法是：
// synthesis attribute keep of signal_name is 「true」;
vhdl中的語法是：
attribute keep : string;
attribute keep of signal_name: signal is 「true」;
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