一般情況下，verilog hdl源程式中所有的行都參加編譯。但是有時候希望對其中的一部份內容只有在條件滿足的時候才進行編譯，也就是對一部分內容指定編譯的條件，這就是「條件編譯」。有時，希望當滿足條件時對一組語句進行編譯，當條件不滿足時則對另外一組語句進行編譯。
條件編譯命令的幾種形式：
（1）`ifdef巨集名（識別符號）
程式段1
`else
程式段2
`endif
它的作用是當巨集名已經被定義過（此處需要採用`define命令定義），則對程式段１進行編譯，程式段２將被忽略；否則編譯程式段２，程式段１將被忽落。其中`else部分可以沒有，即：
（２）`ifdef巨集名（識別符號）
程式段１
`endif
這裡的「巨集名」是乙個verilog hdl 的識別符號，「程式段」可以是verilog hdl語句組，也可以是命令列。這些命令可以出現在源程式的任何地方。
通常在verilog hdl程式中用到ifdef、else、`endif編譯命令的情況有以下幾種：
（１）選擇乙個模板的不同代表部分。
（２）選擇不同的時許或結構資訊。
（３）對不同的ｅｄａ工具，選擇不同的激勵。
最常用的情況是：verilog hdl**中的一部分可能適用於某個編譯環境，但不使用於另乙個環境，如果設計者不想為兩個環境建立兩個不同版本的verilog 設計，還有一種方法就是所謂的條件編譯，即設計者在**中指定其中某一部分只有在設定了特定的標誌後，這一段**才能被編譯，即設計者在**中指定其中某一部分只有在設定了特定的標識後，這一段**才能編譯。
設計者也可能希望在程式的執行中，只有當設定了某個標誌後，才能執行verilog 設計的某些部分，這就是所謂的條件執行。
條件編譯可以用編譯指令ifdef、else、elsif和endif實現。
ifdef和ifndef指令可以出現在設計的任何地方。設計者可以有條件地編譯語句、模組、語句塊、宣告和其他編譯指令。else指令時可選的。乙個else指令最多可以匹配乙個ifdef或者ifndef。乙個ifdef或者ifndef可以匹配任意數量的elsif命令。ifdef或ifndef總是用相應的endif來結束。
verilog檔案中，條件編譯標誌可以用define語句設定。如果沒有設定條件編譯標誌，那麼verilog編譯器會簡單地跳過該部分。ifdef語句中不允許使用布林表帶式，例如使用test && add_b2來表示編譯條件是不允許的。
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