某發科的乙個題目,僅僅給出下面乙個電路圖,讓你畫出q1,q2以及q3的波形,並描述電路功能。
可以看出,這個電路很簡單(可tm的當時就是沒做出來),我當時疑惑的是初值是什麼,輸入初值是什麼?
可想想和輸入初值有個毛線關係呀,第乙個觸發器的輸入是第二個以及第三個觸發器的輸出的反饋,是q1與q2的或非;
只要觸發器復位有初值即可,一般觸發器復位初值為0,這裡也預設為0,那麼輸入值在復位時應該為1.
那麼當正常執行(復位無效)時,q0的第乙個值為復位值延遲一拍並持續乙個時鐘,之後q1、q2就簡單了。
為了清晰的分析這個問題,我們把這個電路用verilog描述出來,之後驗證。
`timescale 1ns / 1ps
//// company:
// engineer: reborn lee
// // create date: 2019/07/24 19:57:47
// design name:
// module name: test
//module test(
input rst_n,
input clk,
output out2
);wire in1;
reg q0, q1, q2;
always@(posedge clk or negedge rst_n) begin
if(!rst_n) begin
q0 <= 1'b0;
q1 <= 1'b0;
q2 <= 1'b0;
endelse begin
q0 <= in1;
q1 <= q0;
q2 <= q1;
endend
assign in1 = !q0 & !q1;
assign out2 = q2;
endmodule
生成對應的rtl原理圖:
可見,和題目所給的電路圖幾乎一致。
在**驗證:
觀察波形圖,與我們分析的一致。
最後至於這個電路的功能?
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