fpga 學習之路：verilog學習第二天
今天用quartus ii 12.1的64位系統來學習，寫了最簡單1個與門語句，編譯通過了，有點小興奮。
module first(a,b,c);
input a;
input b;
output c;
assign c=a&b;
endmodule
雖然很簡單，萬事開頭難，這是開了個好頭。
之前用quartus ii 12.1 的32位系統，怎麼編譯都出現了呼叫器件錯誤，完全沒有頭緒，在網上參考了乙個說用bin64下的 sys cpt.dll覆蓋bin下的sys cpt.dll可以，結果直接導致了32位系統不可用，只能用64位系統來學習了。
現在想想可能是我使用的win10 64位系統的緣故，導致quartus ii 12.1 的32位系統工作不正常，因禍得福。
今天還學習了引腳分配pin planner介面和功能，在device and pin options對於沒有用的管腳作為三態輸入處理 as input tri-stated處理。
還學習了在tools–programmer裡的jtag的載入介面，接下來該學習把sof檔案載入到fpga裡面去。
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