以下為建議規範，可以增強**的閱讀性和可觀性，並不是強制的規範
1.只有三種邏輯電路：組合邏輯，同步復位的時序邏輯電路，非同步復位的時序邏輯電路
2.乙個always只產生乙個訊號（方便除錯，但是可以有多個輸入）
3.乙個訊號只能在乙個always產生
4.always是描述乙個訊號產生的方法，即在什麼情況下，這個訊號的值為多少，在其他情況下，值為多少（要考慮全面）
5.含有posedge或者negedge的一定是d觸發器，是時序電路
6.設計時。如果想立即有結果，就用組合邏輯，想延時一拍有結果，就用時序邏輯
7.時序邏輯的敏感訊號是always@（posedge clk or negedge rst_n）;
8.組合邏輯的敏感訊號是always@（*）；
9.reg常用來表示用於「always」模組內的指定訊號型別，常代表觸發器，在alwyas裡面賦值的訊號都必須定義為reg型
10.wire型別訊號表示線，常用於模組例化
11.輸出訊號必須是暫存器直接輸出，不能用wire型別資料作為的輸出（防止產生亞穩態，詳情可參考：
12.輸入輸出的訊號宣告一行只能寫乙個
13.時序邏輯電路中使用非阻塞賦值，組合邏輯中使用阻塞賦值
FPGA 設計 Verilog 基礎 二
狀態機是許多數字系統的核心部件，是一類重要的時序邏輯電路。通常包括三個部分 一是下乙個狀態的邏輯電路，二是儲存狀態機當前狀態的時序邏輯電路，三是輸出組合邏輯電路。通常，狀態機的狀態數量有限，成為有限狀態機 fsm 由於狀態機的所有觸發器的時鐘由同一脈衝邊沿觸發，故也稱之位有限狀態機。根據狀態機的輸出...
FPGA實戰演練邏輯篇 FPGA板級設計五要素
第一次寫部落格，排版也不太會，見諒！電源電路分為三部分包括 核心電壓 i o電壓 輔助電壓 一般為固定值 io引腳工作所需參考電壓 fpga的io分為多個bank，每乙個板塊的io引腳電壓相同，不同bank電壓可以不同 除了核心電壓和io電壓，fpga工作所需的其他電壓叫做輔助電壓 pll和dll ...
FPGA按鍵防抖動程式 Verilog
module fangdoudong clk,reset,key in 1,key in 2,key in 3,led 1,led 2,led 3 input clk 50mhz input reset 高電平有效 input key in 1,key in 2,key in 3 開關key in ...