一、過程快包括』always『塊和』initial『塊；連續賦值語句
①『assign』連續賦值語句常用來描述組合邏輯
②『always』塊既可描述組合也可時序（內部順序執行，兩個塊並行執行）；由多個電平觸發always塊時，只要其中乙個發生變化，都會執行一次程過程塊
③所有塊和賦值連續賦值語句都是並行執行
二、資料型別
①wire型資料經常用來表示assign指定的組合邏輯訊號，輸入輸出預設為wire型資料，入變數必須為wire型，不能定義為reg型
②reg型資料經常用來表示always模組（中被賦值的訊號必須為reg型）中指定訊號（一般代表觸發器）
三、位拼接運算子： (常用在移位暫存器中)
四、forever語句用來產生週期波形，作為**測試訊號，必須寫在initial塊中
verilog基礎語法
模組例項化 也稱模組呼叫 基本格式為 模組名 例化名 埠列表 根據被呼叫的低層模組與上層模組的連線埠的描述方式不同,有兩種例項化方法 按埠順序連線 低層模組定義時宣告的埠順序與上層模組相應的連線埠順序保持一致。格式 模組名 例化名 port 1，port n 按埠名稱連線，被呼叫的低層模組和上層模組...
Verilog語法總結
1.阻塞賦值 與非阻塞賦值 的區別 一條非阻塞過程賦值語句對應的賦值操作執行完之前，下一語句也可以開始執行。各條阻塞型過程賦值語句將以他們在順序塊中的排列次序得到執行。2.關係運算子 關係運算子的優先順序比算數運算子的優先順序低.3.縮減運算 縮減運算的過程 第一步將運算元的第一位與第二位進行與或非...
verilog語法隨記
module host cpld 宣告host cpld的輸入輸出變數 input a0,b0,c0 宣告輸入埠a0，b0和c0 output a1,b1,c1 宣告輸出埠a1，b1和c1 reg x 0 reg是暫存器型別，表示需要觸發，無輸入時可保持原來數值 wire x wire是網線型別，表...