（此經驗是從被人那裡學來的，一起跟著方法去做）
1、需要同時掌握vhdl和verilog
2、**和電路的關係
3、可綜合的語法與 行為級語法
4、hdl語言學習經驗
下面列出的是ve r i l o g硬體描述語言的主要能力：
• 基本邏輯門，例如and、o r和nand等都內建在語言中。
• 使用者定義原語（u d p）建立的靈活性。使用者定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。
• 開關級基本結構模型，例如 p m o s 和n m o s等也被內建在語言中。
gateway design automation公司後來被cadence design systems公司收購。
• 提供顯式語言結構指定設計中的埠到埠的時延及路徑時延和設計的時序檢查。
• 可採用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式—使用過程化結構建模；資料流方式—使用連續賦值語句方式建模；結構化方式—使用門和模組例項語句描述建模。
• verilog hdl中有兩類資料型別：線網資料型別和暫存器資料型別。線網型別表示構件間的物理連線，而暫存器型別表示抽象的資料儲存元件。
• 能夠描述層次設計，可使用模組例項結構描述任何層次。
• 設計的規模可以是任意的；語言不對設計的規模（大小）施加任何限制。
• verilog hdl不再是某些公司的專有語言而是 ieee標準。
• 人和機器都可閱讀 verilog 語言，因此它可作為 eda的工具和設計者之間的互動語言。
• verilog hdl語言的描述能力能夠通過使用程式語言介面（ pli）機制進一步擴充套件。pli是允許外部函式訪問verilog 模組內資訊、允許設計者與模擬器互動的例程集合。
• 設計能夠在多個層次上加以描述，從開關級、門級、暫存器傳送級（ rtl）到演算法級，包括程序和佇列級。
• 能夠使用內建開關級原語在開關級對設計完整建模。
• 同一語言可用於生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。
• verilog hdl 能夠監控模擬驗證的執行，即模擬驗證執行過程中設計的值能夠被監控和顯示。這些值也能夠用於與期望值比較，在不匹配的情況下，列印報告訊息。
• 在行為級描述中， verilog hdl不僅能夠在rt l級上進行設計描述，而且能夠在體系結構級描述及其演算法級行為上進行設計描述。
• 能夠使用門和模組例項化語句在結構級進行結構描述。
• 圖中顯示了verilog hdl 的混合方式建
模能力，即在乙個設計中每個模組均可
以在不同設計層次上建模。
• verilog hdl 還具有內建邏輯函式，例如&（按位與）和|（按位或）。
• 對高階程式語言結構，例如條件語句、情況語句和迴圈語句，語言中都可以使
用。• 可以顯式地對併發和定時進行建模。
• 提供強有力的檔案讀寫能力。
• 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產生不同的結果；例如，事件佇列上的事件順序在標準中沒有定義。
Verilog語法簡介
常量 正數常量 含義8 b11001100 寬度為8位的二進位制數 8 hff 寬度為8位的十六進製制數 7 o15 寬度為7位的八進位制數 6 d10 寬度為6位的十進位制數 變數net型變數相當於硬體電路中各種物料連線其特點是輸出的值緊跟輸入值的變化而變化。wire是最常用的net型變數。wir...
Emacs 編輯verilog 學習日記
終於開始寫部落格啦。以前一直打算寫。由於工作忙一次次延期了。寫部落格的好處不必多說。以前有一些學習心得總是用乙個word，或者note記錄一些。時間久了都不知道弄哪兒去了。從今天開始記錄學習中點點滴滴。1 emacs 基本操作 c 表示 ctrl 鍵。c f 就表示 按住ctrl 鍵再輸入 f。m ...
Verilog語法總結
1.阻塞賦值 與非阻塞賦值 的區別 一條非阻塞過程賦值語句對應的賦值操作執行完之前，下一語句也可以開始執行。各條阻塞型過程賦值語句將以他們在順序塊中的排列次序得到執行。2.關係運算子 關係運算子的優先順序比算數運算子的優先順序低.3.縮減運算 縮減運算的過程 第一步將運算元的第一位與第二位進行與或非...