用3 8解碼器實現L A C AB

module cy4(input[2:0] e,//輸入埠宣告 

input[2:0] a,//輸入埠宣告 
output reg[7:0] y,//輸出埠宣告 
output l
);parameter m0 = 8'b1111_1110;
parameter m1 = 8'b1111_1101;
parameter m2 = 8'b1111_1011;
parameter m3 = 8'b1111_0111;
parameter m4 = 8'b1110_1111;
parameter m5 = 8'b1101_1111;
parameter m6 = 8'b1011_1111;
parameter m7 = 8'b0111_1111;
parameter m8 = 8'b1111_1111;
always @(a,e) 
if(e == 3'b111) 
begin 
case(a) 
3'b000: y = m0;
3'b001: y = m1; 
3'b010: y = m2; 
3'b011: y = m3; 
3'b100: y = m4; 
3'b101: y = m5; 
3'b110: y = m6; 
3'b111: y = m7; 
default: y = m8; 
endcase 
end 
else;
assign l = ~(y[0]&y[2]&y[6]&y[7]);
endmodule

第四步：測試指令碼**

`timescale 1 ns/ 1 ps

module cy4_vlg_tst();

reg [2:0] a;

reg [2:0] e;

wire l;

wire [7:0] y;

cy4 i1 (

.a(a),

.e(e),

.l(l),

.y(y)

);initial

begin

#20 e = 3』b111;

#50 a = 0;

#50 a = 1;

#50 a = 2;

#50 a = 3;

#50 a = 4;

#50 a = 5;

#50 a = 6;

#50 a = 7;

#50;

$stop;

$display(「running testbench」);

endendmodule

第五步：時序**圖

Verilog 實現74138解碼器

首先明確有哪些輸入和輸出 enable 使能 en0 en1 en2 input 輸入 i0 i1 i2 output 輸出 o0 o7 然後把資料型別用verilog實現 使能端為三個 只有當使能為1 0 0的時候晶元才正常解碼 input wire 2 0 en 輸入端為三個二進位制位，對應2 ...

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