實驗1：設計4-16解碼器
1.**
module decoder4_16a(out,in);
output[15:0] out;
input[3:0] in;
reg[15:0] out;//out為16位暫存器
always @(in) //迴圈輸入
begin
case(in)
//輸入4位十進位制數，輸出16位二進位制數
4'd0: out=16
'b1111111111111110;
4'd1: out=16
'b1111111111111101;
4'd2: out=16
'b1111111111111011;
4'd3: out=16
'b1111111111110111;
4'd4: out=16
'b1111111111101111;
4'd5: out=16
'b1111111111011111;
4'd6: out=16
'b1111111110111111;
4'd7: out=16
'b1111111101111111;
4'd8: out=16
'b1111111011111111;
4'd9: out=16
'b1111110111111111;
4'd10: out=16
'b1111101111111111;
4'd11: out=16
'b1111011111111111;
4'd12: out=16
'b1110111111111111;
4'd13: out=16
'b1101111111111111;
4'd14: out=16
'b1011111111111111;
4'd15: out=16
'b0111111111111111;
endcase
endendmodule
實驗2：設計摸為12的計數器
1.**
module cnt12(out,count,clk);
output [3:0]out;
output count;
input clk;
reg [3:0] out;
reg count;
always@(posedge clk)//clk上公升沿觸發
begin
count<=1
'b0;
if(out==11)
begin
count<=1
'b1;
out<=4
'b0;
endelse
out<=out+1;
endendmodule
實驗3：設計摸為20的計數器
1.**
module cnt20(out,count,clk);
output [4:0]out;
output count;
input clk;
reg [4:0] out;
reg count;
always@(posedge clk)//clk上公升沿觸發
begin
count<=1
'b0;
if(out==19)
begin
count<=1
'b1;
out<=4
'b0;
endelse
out<=out+1;
endendmodule
實驗4：設計乙個計數器，從0遞增1計數到9，然後遞減1計數到0，如此往復。
1.**
module updown_m9(out,count,clk);
input clk;
output [3:0]out;
output count;
reg [3:0] out;
reg count=1;
always@(posedge clk)begin //clk上公升沿觸發
case(count)
2'b1: //count=1時遞加，且加至9時count取反變0
begin
out<=out+1;
if (out==8)
count=~count;
end2'b0: //count=0時遞減，且減至0時count取反變1
begin
out<=out-1;
if (out==1)
count=~count;
endendcase
endendmodule
Verilog 實現74138解碼器
首先明確有哪些輸入和輸出 enable 使能 en0 en1 en2 input 輸入 i0 i1 i2 output 輸出 o0 o7 然後把資料型別用verilog實現 使能端為三個 只有當使能為1 0 0的時候晶元才正常解碼 input wire 2 0 en 輸入端為三個二進位制位，對應2 ...
verilog實現計數器
在閘門時間內對clk脈衝個數進行計數 module cnt clk,gate,cntout input clk input gate output 19 0 cntout reg 19 0 cnt,cntout reg gatebuf always posedge clk begin gatebuf...
2 4解碼器設計
在logisim中，設計乙個高電平有效2線 4線解碼器，使能enable高電平有效。相關知識 解碼器 decoder 能將二進位制 的特定含義翻譯出來，是一類多輸入多輸出組合邏輯器件，其可以分為 變數解碼和顯示解碼兩類。變數解碼器一般是一種較少輸入變為較多輸出的器件，常見的有n線 2 n線解碼和bc...