quartus2簡介
特性概述
全整合設計工具：
多種設計輸入方法
邏輯綜合
布局佈線
**時序和功耗分析
器件程式設計
支援windows,solaris,linux
節點鎖定和網路許可選項
軟體版本：1，訂購版本，全部支撐。2，網路版本，支援大部分器件，免費版本
典型的fpga設計方法
設計規範->設計輸入/rtl編碼（register-transfer level）->rtl**（僅僅邏輯，不考慮延遲）->綜合（對映）->布局佈線（適配）
典型pld設計流程
時序分析->門級**->pc板**和測試
quartus工程
收集相關設計檔案和庫
必須有指定的頂層實體
針對單個器件
在quartus設定檔案（.qsf）中儲存設定
利用新工程嚮導建立新工程
可以由tcl指令碼建立
新工程嚮導
1.設定工作路徑和頂層實體
2.加入檔案（可選）
3.選擇eda工具（可選）
4.選擇目標器件
工程檔案(.qpf)
版本時間戳
有效修訂版本
工程管理
檔案和工程恢復（.qar）
建立檔案活動日誌（.qarlog）
版本控制和工程交付
複製工程
在新的目錄中的所有檔案都直接複製到目標位置
工程修訂
只儲存.qsf
允許設計軟體嘗試不同的選項
允許修訂對比
建立修訂
project-revision
設計輸入
文字編輯器：ahdl,vhdl,verilog
原理圖編輯器：結構**件，影象設計檔案
儲存器編輯器：hex(intel專用),mif(altra)
第三方eda工具：edif,hdl,verilog quartus對映(.vqm)
支援設計檔案混合和匹配
文字設計輸入
提供特性：
hdl文字檔案行號
hdl模板預檢視
語法著色
輸入文字描述
ahdl(.tdf),vhdl(.vhd,.vhdl),verilog(.v,.vlg,.verilog,.vh)
hdl模板：edit-insert template
原理圖設計輸入（有助於設計頂層設計實體）
全功能原理圖設計能力
原理圖設計家裡
使用原理圖編輯器
巨集功能預製的設計模組：邏輯門控制器，pll
優勢：免費安裝，可配置設定，可拖入，加快設計輸入，對altra結構進行與優化
兩種型別
lmp，業界標準
alt，altra專用紅功能
megawizard外掛程式管理器（可以輕鬆實現並配置巨集功能和ip）
tools->megawizard
eda介面
和產生網表檔案的業界標準eda工具進行介面
nativelink介面提供了第三方eda軟體工具的無縫連線
第三方綜合工具
mentor graphics
synopsys
synplicity
quartus編譯
設計檔案-分析和細化-綜合（約束和設定-功能網表）-介面卡（約束和設定）-彙編器（程式設計和配置檔案）-timequest(時序分析）-eda網表寫入器（後適配**檔案）-門級**
porcessing選項
開始編譯
開始分析和細化
開始分析和綜合
啟動介面卡
啟動彙編器
開始時序分析
開始io分配分析
啟動設計助手
編譯標準流程
標準流程
總體上對設計進行編譯
進行全域性優化
漸進式程式設計（新工程預設選擇）
使用者對設計（或設計分割槽）所選擇的部件何時以及怎麼進行編譯（或者重新編譯）
根據後綜合或者後適配網表進行漸進式編譯
自上而下或者自下而上的流程
優勢：縮短編譯時間，保持，改進了編譯結果
編譯訊息
綠色一般資訊，藍色報警，紅色錯誤
訊息抑制功能
標記視窗的suprise中選擇抑制什麼樣的資訊
檢視所有可以抑制的訊息
檢視/加入/去除抑制規則
檢視當前和今後編譯的抑制訊息
編譯報告
含有所有的處理資訊
資源占用，時序分析，引出檔案，資訊
晶元規劃期（平面規劃）：用圖形表示設計中所使用的資源
檢視布局和鏈結
檢查佈線延遲
進行布局分配和eco改動
綜合和適配控制
使用兩種方法進行控制
利用assignment選單中setting
儲存在qsf檔案中
設定檔案qsf(tcl語法）
儲存所有設定和分配
使用tcl語法
使用者可以進行編輯
io引腳分配
引腳規劃器
分配編輯器
從csv格式的表單中匯入
qsf檔案
晶元規劃器（平面規劃）
顯示引腳焊盤距離
顯示核心關係
指令碼（tcl）
引腳規劃器
"拖拉"引腳分配
設定引腳io標準
設定其他的io相關分配
**支援的**方法
quartus2**檔案
vwf，向量波形
vec，向量檔案
scf，**器通道檔案
tbl，表檔案
tcl/tk指令碼
第三方**工具，測試台
**器特性
能夠將vwf轉換至hdl測試台
生成hdl測試台模板
支援斷點
自動執行
在波形輸出檔案中加入輸出引腳
在**最後檢查輸出
波形至測試台生成器
將vwf轉換至hdl測試台
file-export
**器測試
模式，輸入檔案，週期，選項
**器模式
功能：型別rtl,使用預綜合網表
時序：型別（門級或者後布局佈線），使用全編譯網表，使用最差情況的時序模型
使用快速時序的時序：與時序相似，使用最好情況的時序模型
**器輸入和週期
指定激勵和**週期長度，指定激勵檔案
在進行功能**之前
執行生成功能**網表（processing選單）
建立預綜合網表（processing-generate functional simulation netlist)
如果不執行，**失敗
啟動**
processing選單->start simulation
指令碼**報告
顯示**波形（和編譯報告詳細）
使用第三方**器
生成第三方網表
全編譯-必須進行eda**工具設定
單獨執行過程processing選單->start->start eda netlist writer
生成檔案，不進行全編譯
指令碼程式設計配置
支援器件程式設計
開啟鏈描述檔案（.cdf）-儲存器件程式設計鏈資訊
cdf檔案
為程式設計或者配置列出器件和檔案
按照自上而下的順序程式設計、配置
程式設計工具條
開始程式設計
自動探測jtag鏈中的器件
在鏈上加入/去除/改動器件
在鏈上加入/去除/改動檔案
改變臉上檔案順序
設定程式設計硬體
設定程式設計硬體設定(hardware setup)
鏈程式設計模式
jtag
被動序列
主動序列
in-socket程式設計-cpld和apu中的配置器件
程式設計選項
程式設計設定-應用於所有器件
驗證，塊選擇，檢查和擦出-配置器件，max2，max7000和max3000
保密位元和isp嵌位
其他的quartus2軟體特性
優化指導
rtl/技術檢視器
timequest基於路徑的時序分析
powerplay功耗分析工具
除錯工具
FPGA學習筆記（一） 初識FPGA
該隨筆中部分內容 自小梅哥 fpga field programmable gate array，現場可程式設計門陣列 正如其名，fpga內部有大量的可程式設計邏輯功能塊，使用verilog hdl 硬體描述語言 實現設計。玩過微控制器的小夥伴剛接觸fpga可能會有點困惑，其實fpga與微控制器最大...
FPGA學習筆記1
fp1 fopen c fc addr.coe wt fprintf fp1,memory initialization radix 10 n 進製數 fprintf fp1,memory initialization vector n for i 1 length fc addr fprintf ...
FPGA之axi iic ip學習筆記
今天有空來學習一下xilinx的axi iic ip。下面的鏈結是xilinx官網關於axi iic的資料手冊，大家點一下就可以看了 pg090 axi iic pdf 資料手冊先給我們這個ip的頂層框圖。這個看起來好像不是很複雜，下面咱們一起來學習學習這個ip。在這裡我還沒搞明白sda和scl的 ...