verolog學習思路

2021-08-25 12:06:19 字數 1228 閱讀 8344

vivado實現純邏輯開發——從最簡單的開始

這篇筆記介紹了如何使用vivado進行基於hdl的邏輯設計,記錄了從編碼到最後位元流的生成流程。

基於vivado的嵌入式開發 ——ps+pl實踐

這篇筆記介紹了如何在vivado平台下實現zynq ps+pl設計,側重點在於block design的建立,ip核的新增。

vivado輕鬆實現ip封裝

這篇筆記介紹了如何在vivado環境下將設計好的hdl資源打包成ip核,供vivado呼叫。舉一反三:在vivado環境下新建ip核流程也是類似的。

介紹完基礎的工具操作之後,作者給出了乙個設計例項,是乙個等精度頻率計。

vivado設計實戰 ——等精度頻率計(概述篇)

【原創】vivado設計實戰 ——等精度頻率計(原理篇)

【原創】vivado設計實戰 ——等精度頻率計(完結篇)

接下來是vivado hls的使用,前面的設計例項和ise還有所關聯,我還略知一二。hls這個東東,我是從來沒接觸過了。盜用一下原作者的摘要吧。

1.vivado hls初體驗

1.1前言

該筆記主要是vivado hls開發流程的學習心得,掌握hls開發的全流程:從工程建立到演算法**到綜合再到設計實現,由於截圖較多,暫時只寫到前兩部分。

1.2目標

1)熟悉vivado hls gui的使用

2)如何進行c/c++演算法**

2.自己設計簡單演算法,進一步熟悉hls

《vivado hls初體驗》一文中,使用別人設計的yuv_filter demo檔案新建工程,新增了檔案,基本掌握了新建工程和演算法**的流程,由於沒有完全按照現有的教程進行學習,所以對整個流程有了較好的理解。接下來,為了更好地理解hls的設計方法,我打算自己設計乙個簡單的c演算法和c testbench,對接下來的幾個流程,如綜合、rtl**、ip打包等,進行學習。

3.vivado設計實戰——**的節奏(概述)

該筆記主要是利用hls設計pwm演算法ip核,借助ip-xact快速建立基於axi匯流排的ip核的心得。

4.vivado hls ip-xact快速建立axi匯流排ip(pwm)

該筆記主要是利用hls設計pwm演算法ip核,借助ip-xact快速建立基於axi匯流排的ip核的心得。

5.利用pwm ip核實現節奏燈

這個沒啥好說的,有點水,實質內容不太多。不過以作者之前的風格來看,一般都會給出詳細設計流程,可能是還沒有完善,所以沒有詳細步驟。期待跟著作者的腳步掌握音訊這部分的內容。

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