組合邏輯：輸出只是當前輸入邏輯電平的函式（有延時），與電路的原始狀態無關。當前電路輸入訊號任何乙個發生改變，輸出都將發生改變。
時序邏輯：輸出不僅是當前輸入電平的函式，還與目前電路的狀態有關。
若controlswitch為1，則輸出in訊號，否則輸出0。
inout[7:0] bus;//定義匯流排wire
assign bus = linkbusswitch?outbuf:8'bz;
always@(posedge clk)
begin
if(!linkbusswitch)
begin
inbuf <= bus;
endend
後者與前者的區別在於，前者控制訊號切斷時，輸出為0，而後者控制訊號切斷時，輸出為高阻，與匯流排脫離連線，此時如果匯流排的另一端有驅動源，匯流排可以作為模組的輸入訊號線。
同步時序：表示狀態的暫存器組只能在唯一確定的觸發條件發生時刻改變。
非同步時序：表示觸發條件由多個控制因素組成，如乙個觸發器的輸出連線到另乙個觸發器的時鐘就是非同步時序邏輯。
在verilog hdl設計可綜合模組時，要避免非同步時序，一方面許多綜合器不支援非同步時序，另外非同步時序很難控制由組合邏輯產生的競爭冒險。
同步時序在第乙個時鐘的正跳沿為輸入做準備，在第乙個時鐘正跳沿和下乙個時鐘正跳沿之間有足夠的時間使輸入穩定，在第二個時鐘正跳沿，可以產生穩定的輸出。同步時序有個前提：確定下一狀態所使用的組合電路的延遲與時鐘到各觸發器的差值必須小於乙個週期。這就要求：全域性時鐘佈線時盡量使各分支時鐘一致，並且採用平衡樹結構，在每一級加入緩衝器，使到各個觸發器時鐘同步。
資料介面的同步是數字系統設計常見問題。比如前級輸出延時是隨機的，如何在后級完成資料同步？級聯的兩個模組的基本時鐘是非同步時鐘域，如何把前級輸出的資料準確傳送到下一級模組？
答：雙口ram或者fifo，在輸入埠使用前級時鐘寫資料，在輸出埠使用本級時鐘讀資料，並有緩衝器空和滿控制訊號管理資料的讀寫。
mealy狀態機：時序邏輯的輸出不但取決於狀態還取決於輸入。
moore狀態機：時序邏輯的輸出僅取決於狀態。
三段式狀態機：
狀態轉移圖：
三段式：
時序邏輯（狀態暫存器）：state<=nextstate;//nextstate為激勵訊號，state為當前狀態。
組合邏輯：
組合邏輯和時序邏輯
組合邏輯和時序邏輯 一 組合邏輯 always 敏感訊號 或者always 組合邏輯相當於組合電路，與或非門組成的電路，其輸出只與當前狀態有關，與其他輸入狀態的函式無關，不涉及訊號跳變處理 組合邏輯競爭冒險 只要輸入訊號同時變化，組合邏輯就必然產生毛刺 二 時序邏輯 always 跳變時鐘 是時序電...
組合邏輯和時序邏輯
根據邏輯電路的不同特點，數位電路可以分為 組合邏輯和時序邏輯。1 組合邏輯 組合邏輯的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原本的狀態無關，邏輯中不牽涉跳變沿訊號的處理，組合邏輯的verilog描述方式有兩種 1 always 電平敏感訊號列表 always模組的敏感列表為所有判斷條件訊...
組合邏輯與時序邏輯的定義和差別
1.組合邏輯電路 組合電路 1 任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關 1.1 邏輯函式的表示方法 邏輯函式 輸入輸出之間的函式關係 1 邏輯真值表 2 邏輯函式式 還可以用卡諾圖表示 3 邏輯圖 由邏輯圖形符號與或非等，構成的圖 4 波形圖 1.2 組合邏輯電路的設計方法 1 ...