最近在fpga上做ps級的delay line，所以認真剖析了一下cyclone ive4的布局佈線延遲。這裡說明carry鏈的幾個特性規則，如有錯誤請各位大大指出，謝謝。（另外由於匆忙沒有時間驗證其他cyclone系列（基於le結構）是否遵循此特性，若其他系列中有出入請告知我。。）
規則一：carry鏈在lab中必須順序從上到下進製，跨lab同樣如此（從altera的座標系角度上說是按照y減小的方向進製）
規則二：具有反相功能的延遲普遍比不反相延遲要小一點（此條不僅適用於carry，普通4lut也是如此）
規則三：與或邏輯比較快，同或異或比較慢。（延遲增加約4倍）
表面解釋此現象可以說因為本身進製鏈就是為進製邏輯服務的，所以優化了carry實現的延遲（懇求各位大大給出物理上的正解= =）。
規則四：對於延時應用來說，為了取得近可能相近的延遲差，最好使每個抽頭所處的環境相同（即抽頭的chain邏輯相同，且經過同一鏈）
在中使用SQLDMO
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