第一步，畫出原理圖
第二步，將畫出的原理圖利用硬體語言實現
module fsm_cola_ctrl(
input wire sclk,
input wire rst_n,
input wire [1:0]pi_money,
output reg po_cola,
output reg po_money
);reg [4:0] state;
parameter idle =5'b00001;
parameter half =5'b00010;
parameter one =5'b00100;
parameter one_half =5'b00001;
parameter two =5'b10000;
always@(posedge sclk or negedge rst_n)
if(!rst_n)
state<=idle;
else case(state)
idle: if(pi_money==2'b01)
state<=half;
else if(pi_money==2'b10)
state<=one;
else state<=idle;
half: if(pi_money==2'b01)
state<=one;
else if(pi_money==2'b10)
state<=one_half;
else state<=idle;
one: if(pi_money==2'b01)
state<=one_half;
else if(pi_money==2'b10)
state<=two;
else state<=idle;
one_half: if(pi_money==2'b01)
state<=two;
else if(pi_money==2'b10)
state<=idle; //不找零 出可樂
else state<=one_half;
two: if(pi_money==2'b01)
state<=idle; //不找零 出可樂
else if(pi_money==2'b10)
state<=idle; //找零 出可樂
else state<=two;
default:state<=idle;
endcase
always@(posedge sclk or negedge rst_n)
if(!rst_n)
po_cola<=1'b0;
else if(state==one_half&&pi_money==2'b10)
po_cola<=1'b1;
else if(state==two&&pi_money==2'b01)
po_cola<=1'b1;
else if(state==two&&pi_money==2'b10)
po_cola<=1'b1;
else
po_cola<=1'b0; /*當時我將找零跟出可樂寫到同乙個模組當中，導致編譯通過測試顯示高阻 態*/
always@(posedge sclk or negedge rst_n)
if(!rst_n)
po_money<=1'b0;
else if(state==two&&pi_money==2'b10)
po_money<=1'b1;
else po_money<=1'b0;
endmodule
`timescale 1ns/1ns
module tb_fsm_cola();
reg sclk;
reg rst_n;
reg [1:0]pi_money;
wire po_cola;
wire po_money;
initial
begin
sclk=0;
rst_n=0;
pi_money=0;
#20rst_n=1;
endalways # 10 sclk=~sclk;
always # 50 pi_money=%3;
fsm_cola_ctrl fsm_cola_ctrl_inst(
.sclk (sclk ),
.rst_n (rst_n ),
.pi_money (pi_money ),
.po_cola (po_cola ),
. po_money ( po_money )
);endmodule
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