雖然可能全程都看得迷迷糊糊，但今天看到這裡，實在疑惑：1，
fpga裡的sample到底指的什麼啊？我感覺翻譯成什麼好像都不專業，這種c風格的函都是在函式級別就pipeline優化，這後部分幾行說如果用ram模組實現，雙埠最多每個時鐘有2個samples讀或寫造成資料處理瓶頸；但優化後每個時鐘就是1個sample。sample是每個時鐘越少越優，之前在框架形式的c/c++函式中說單埠，每個時鐘提供1個sample，會造成效能瓶頸和資源浪費即導致很多並行硬體設計無法真正並行執行。可是怎麼這裡說優化後每個時鐘1個sample，這是優化？？？矛盾。
這後部分說，ram模組每個時鐘最多2個samples，也就是只有2個資料的讀/寫，而此例子卻需要讀取4個陣列裡的資料，所以無法在乙個時鐘內完成！設定#pragma hls pipeline 和 ii=1 （initiation interval 為什麼讓它為1就優化了）後就可以在乙個時鐘內完成了？！這後部分是這個意思嗎？？？
這一頁的後面介紹了array_partition可以通過給乙個埠提供更多的elements來解決埠限制問題！如本來ram模組只能最多2個埠，所以無法處理這個例子的4個陣列值的讀取問題，現在通過array_partition優化後，可以將乙個埠變成雙埠，那麼現在就相當於4個埠了！
3、在第4章，convolution這個例子的分析這裡就有點迷糊了，沒看懂。然後就h在網上找了找，有沒有人在網上閱讀這個分析這個。其實這個pdf裡將傳統的卷積分成豎直和水平的 ttps:
這些不要這樣一下列出來，而是列出來一條，馬上來個應用這個optimization和不應用的**寫法和結果對比就好了，這樣一下列出來，作為小白看得很懵啊！
vivado hls不只可以使用c/c++，還可以使用opencl啊！！！！！！！居然還可以使用opencl啊!
另外可以看下 ：
https: 這兩位大神的。感覺具體聊hls怎麼優化，怎麼將原本設計為不可綜合變成可綜合**、如果寫不具有依賴的**的部落格或網友們的文章好少啊。
4、我覺得我只從這裡開始看就好了，hls pragmas部分，這部分講得很實用就直接教你怎麼在函式、迴圈那裡優化，語法指令：
還會舉一些例子!這部分寫得我很喜歡。
今天ug902已經看完了。
1、pragma sds async 的example2
for (int i = 0; i < pipeline_depth; i++)
for (int i = pipeline_depth; i < num_tests; i++)
for (int i = 0; i < pipeline_depth; i++)
a：照文中這個寫法，我會理解為：整個大迴圈分成2部分，先執行第乙個for迴圈，pipeline_depth個同時呼叫mmult_accel函式，開始第二部分pipeline_depth~num_tests的同時呼叫mmult_accel函式。那麼整個for就完畢了。作者是這個意思嗎？！
b：第二個for前面不需要wait(1),這裡wait(1)到底是等待什麼？
c ：第三個for裡wait(1)是等待第乙個for最慢的一次呼叫執行完畢，對嗎？ 2、
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