一、概念
建立時間和保持時間都是針對觸發器的特性說的。
時序圖如下：
建立時間（tsu：set up time）
是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被穩定的打入觸發器，tsu就是指這個最小的穩定時間。
保持時間（th：hold time）
是指在觸發器的時鐘訊號上公升沿到來以後，資料穩定不變的時間，如果保持時間不夠，資料同樣不能被穩定的打入觸發器，th就是指這個最小的保持時間。
輸出相應時間（tco）
觸發器輸出的響應時間，也就是觸發器的輸出在clk時鐘上公升沿到來之後多長的時間內發生變化，也即觸發器的輸出延時。
二、數字系統設計常見與之有關的問題
1、問題提出
數字系統設計常見的電路圖，這裡需要保證資料能夠正確的在這兩個觸發器上進行傳輸，由此確定中間組合邏輯電路的傳輸延時的範圍。
tcomb: 組合邏輯電路的傳輸延時
2、第二個觸發器要滿足建立時間的約束條件
時序圖如下，假設d1的輸入為圖中的藍線所示
時序解釋：
在第乙個時鐘上公升沿，前邊的觸發器採集d1訊號，將高電平打入觸發器，經過tco的觸發器輸出延時到達組合邏輯電路。又經過組合邏輯電路的延時tcomb（我們假定組合邏輯電路此時沒有改變訊號的高低，可以把它假定為乙個緩衝器）送到了d2介面上。在第二個時鐘上公升沿到來之前，d2資料線上的訊號要滿足穩定時間》觸發器的建立時間tsu。
tclk - tco - tcomb > tsu考慮最壞的情況：觸發器的輸出延時最大，組合邏輯電路的延時也最大，可得：
tclk - tco-max - tcomb-max > tsu3、第二個觸發器要滿足保持時間的約束條件時序圖如下，假設d1的輸入為圖中的藍線所示
時序解釋：
接著之前的時序圖繼續，在第二個時鐘上公升沿前邊觸發器採集到d1上的低電平，經過tco的延時在q1上得到表達。這個低電平在經過組合電路延時tcomb到達d2。現在的問題是經過這麼tco+tcomb的延時，d2上原本的高電平在第二個時鐘上公升沿到來之後的穩定時間 > 第二個觸發器的保持時間。滿足了這個條件，後邊的觸發器才能穩定的接收到最初由d1傳過來的高電平。
tco + tcomb > th考慮到最壞的情況：觸發器的輸出延時最小，組合邏輯電路的延時也最小
tco-min + tcomb-min > th4、問題的答案我們得到中間組合邏輯電路的輸出延時範圍為：
(tclk - tco-max - tsu) > tcomb > (th - tco-min)
建立時間和保持時間
概念 對於乙個數字系統而言，建立時間和保持時間可以說是基礎中的基礎，這兩個概念就像是數位電路的地基，整個系統的穩定性絕大部分都取決於是否滿足建立時間和保持時間。但是對於絕大部分包括我在內的初學者來說，建立時間和保持時間的理解一直都是乙個很大的困擾，儘管概念背得住，但是卻沒有理解這其中的精髓。這篇文章...
建立時間和保持時間
一 概念 建立時間和保持時間都是針對觸發器的特性說的。時序圖如下 建立時間 tsu set up time 是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被穩定的打入觸發器，tsu就是指這個最小的穩定時間。保持時間 th hold time...
建立時間和保持時間
1 模型分析 理解建立時間保持時間需要乙個模型，如下圖所示。圖 觸發器時鐘和資料模型 時鐘沿到來時取樣資料d，將採到的資料寄存下來，並輸出到q端，所以如果沒有新的時鐘沿到來，則q端輸出的一直是上次取樣的資料，每來乙個時鐘沿，取樣一次資料d。那麼分析這個建立時間和保持時間，我們分兩種情況，一種是clk...