自己編寫sdc檔案進行約束。
setup violation
主要就是設法剪掉critical path的delay，要麼pipeline（流水線分一下），要麼retiming，要麼把combination往前后級挪一挪。
hold time violation
hold time violation是clock tree的skew引起的。主要的宗旨就是設法加前面一級combination的delay，比如加buffer什麼的。這時候hold time不滿足必須讓前前面延遲大一些，並大到比clock period還大出至少乙個hold time來。也可以適當把clock period縮小。不過hold time並不是自己能控制的，挺鬧心的。
在綜合時，綜上所述，
setup violation是由於前級組合的延遲過大引起的，因此要用set_max_delay來限制，
hold violation是由於前級組合延遲過小引起的，因此不能讓他太小，要用set_min_delay來限制。
FPGA中建立時間和保持時間不滿足如何解決
回答一 setup violation 主要就是設法剪掉critical path的delay，要麼pipeline，要麼retiming，要麼把combination往前后級挪一挪。hold time violation hold time violation是clock tree的skew引起的...
建立時間和保持時間
概念 對於乙個數字系統而言，建立時間和保持時間可以說是基礎中的基礎，這兩個概念就像是數位電路的地基，整個系統的穩定性絕大部分都取決於是否滿足建立時間和保持時間。但是對於絕大部分包括我在內的初學者來說，建立時間和保持時間的理解一直都是乙個很大的困擾，儘管概念背得住，但是卻沒有理解這其中的精髓。這篇文章...
建立時間和保持時間
一 概念 建立時間和保持時間都是針對觸發器的特性說的。時序圖如下 建立時間 tsu set up time 是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被穩定的打入觸發器，tsu就是指這個最小的穩定時間。保持時間 th hold time...