1、在使用verilog描述電路時，既可以進行行為級的描述，也可以進行結構級的描述。
①行為級描述：側重對模組行為功能的
抽象描述。
②結構級描述：側重對模組內部結構實現的
具體描述。
2、行為級描述
①描述體的組成
※由多個
並行執行的
過程塊組成。
※過程塊由
過程語句（initial和always）和
塊語句（序列塊begin-end和並行塊fork-join）組成。
※塊語句由
過程賦值語句和
高階程式語句構成。
◇過程賦值語句：阻塞與非阻塞式賦值。
◇高階程式語句：c語言如if-else、case、while、wait等組成。
②行為級描述模組的構成圖
//例：全加器行為級描述
module fadder(sum,a,b,cin);//模組定義
output sum,cout;//埠宣告
input a,b,cin;//埠宣告
reg sum,cout;//資料型別宣告
always @(a or b or cin)//過程語句
begin//高階程式語句
sum=a^b^cin;//過程賦值語句
cout=(a&b)|(b&cin)|(a&cin);//過程賦值語句
endendmodule//結束行
3、結構級描述
①描述體的組成
※ 門級描述：對由基本邏輯門（and、or、not、xor等）互連而成的具有一定功能的電路模組的描述。 ※
結構級描述：將上述邏輯門用乙個個功能模組替換，就拓展到一般意義的結構級描述。
②結構級描述模組
例：全加器門級
//例：全加器結構級描述
module fadder(sum,a,b,cin);//模組定義
output sum,cout;//埠宣告
input a,b,cin;//埠宣告
/*******門級互連*****/
xor u0(sum,a,b,cin);
and u1(net1,a,b);
and u2(net2,a,cin);
and u3(net3,b,cin);
or u4(cout,net1,net2,net3);
endmodule//結束行
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