幾個硬體設計經驗0
推薦 1.電阻電容的封裝形式如何選擇，有沒有什麼原則?比如
,同樣是
104的電容有
0603
、0805
的封裝，同樣是
10uf
電容有3216
，0805,3528
等封裝形式，選擇哪種封裝形式比較合適呢
?我看到的電路裡常用電阻電容封裝：
電容：0.01uf
可能的封裝有
0603
、0805
10uf
的封裝有
3216
、3528
、0805
100uf
的有7343
320pf
封裝：0603
或0805
電阻：4.7k
、10k
、330、33
既有0603
又有0805
封裝請問怎麼選擇這些封裝?2.
有時候兩個晶元的引腳
(如晶元
a的引腳
1,晶元
b的引腳
2)可以直接相連，有時候引腳之間(如
a-1和
b-2)
之間卻要加上一片電阻，如
22歐，請問這是為什麼
?這個電阻有什麼作用
?電阻阻值如何選擇?3.
藕合電容如何布置？有什麼原則？是不是每個電源引腳布置一片
0.1uf
？有時候看到
0.1uf
和10uf
聯合起來使用，為什麼?4.
所謂5v ttl
器件、5v cmos
器件是指什麼意思
?是不是說該器件電源接上
5v，其引腳輸出或輸入電平就是
5v ttl
或者5v cmos?
5.板子上要做兩個串列埠，可不可以只用一塊
max232晶元?
如果可以，用哪個型號的晶元
?max3232c
、max3232e
還是max3232cse?
或者說這幾個晶元哪個都可以6.看
pdiusbd12
/資料匯流排配置、多路位址
/資料匯流排配置
,請問這兩者有什麼區別
7.protel99
中，電源和地的網路標號是不是肯定是全域性的
(即使我使用層次電路原理圖繪圖模式
3:電路埠全域性，網路標號區域性)8.
晶振起振電路電容好像一般為
22pf
，這是不是經驗值，像上下拉電阻取值一般為
4.7k~10k
9.usb
插座電路，有乙個電容
:0.01uf/2kv
，有這麼高的耐壓電壓電容嗎？為什麼在這裡需要使用這麼高的耐壓電容
10.db9
插座究竟是
2傳送，
3接收還是3接收
2傳送，或者是由自己定義，無所謂
12.何謂扇入、扇出、扇入係數及扇出係數
13."
高速的差分訊號線具有速率高，好佈線，訊號完整性好等特點
"，請問何謂高速差分訊號線
?14.protel 99se
中，佈線時，訊號線、地線、電源線線寬一般是多少？有什麼原則需要注意
?15.ttl
電路和cmos
電路有什麼區別？什麼時候使用
ttl系列？什麼時候使用
cmos
器件?
一些回答：
1.
電阻電容的封裝形式如何選擇，有沒有什麼原則?比如
,同樣是
104的電容有
0603
、0805
的封裝，同樣是
10uf
電容有3216
，0805,3528
等封裝形式，選擇哪種封裝形式比較合適呢
?我看到的電路裡常用電阻電容封裝：
電容：0.01uf
可能的封裝有
0603
、0805
10uf
的封裝有
3216
、3528
、0805
100uf
的有7343
320pf
封裝：0603
或0805
電阻：4.7k
、10k
、330、33
既有0603
又有0805
封裝請問怎麼選擇這些封裝
?答：選擇合適的封裝第一要看你的
pcb空間，是不是可以放下這個器件。一般來說，封裝大的器件會比較便宜，小封裝的器件因為加工進度要高一點，有可能會貴一點，然後封裝大的電容耐壓值會比封裝小的同容量電容耐壓值高，這些都是要根據你實際的需要來選擇的，另外，小封裝的元器件對貼裝要求會高一點，比如
smt機器的精度。如手機裡面的電路板，因為空間有限，工作電壓低，就可以選用
0402
的電阻和電容，而大容量的鉭電容就多為
3216
等等大的封裝
2.有時候兩個晶元的引腳
(如晶元
a的引腳
1,晶元
b的引腳
2)可以直接相連，有時候引腳之間(如
a-1和
b-2)
之間卻要加上一片電阻，如
22歐，請問這是為什麼
?這個電阻有什麼作用
?電阻阻值如何選擇?答：
這個電阻一般是串電阻，拿來做阻抗匹配的，當然也可以做降壓用，用於
3.3v i/o
連線2.5v i/o
類似的應用上面。阻值的選擇要認真看
datasheet
，來計算
3.藕合電容如何布置？有什麼原則？是不是每個電源引腳布置一片
0.1uf
？有時候看到
0.1uf
和10uf
聯合起來使用，為什麼
?答：電容靠近電源腳，這個問題可以參見
補充一點看法：
在兩個晶元的引腳之間串連乙個電阻，一般都是在高速數位電路中，為了避免訊號產生振鈴（即訊號的上公升或下降沿附近的跳動）。原理是該電阻消耗了振鈴功率，也可以認為它降低了傳輸線路的q值。
通常在數位電路設計中要真正做到阻抗匹配是比較困難的，原因有二：
1、實際的印製板上連線的阻抗受到面積等設計方面的限制；
2、數位電路的輸入阻抗和輸出阻抗不象模擬電路那樣基本固定，而是乙個非線性的東西。
實際設計時，我們常用22到
33歐 姆的電阻，實踐證明，在此範圍內的電阻能夠較好地抑制振鈴。但是事物總是兩面的，該電阻在抑制振鈴的同時，也使得訊號延時增加，所以通常只用在頻率幾兆到 幾十兆赫茲的場合。頻率過低無此必要，而頻率過高則此法的延時會嚴重影響訊號傳輸。另外，該電阻也往往只用在對訊號完整性要求比較高的訊號線上，例如讀寫 線等，而對於一般的位址線和資料線，由於晶元設計總有乙個穩定時間和保持時間，所以即使有點振鈴，只要真正發生讀寫的時刻已經在振鈴以後，就無甚大影響。
前面已經補充了一點，再補充一點：關於接地問題。
接地是乙個極其重要的問題，有時關係到設計的成敗。
首 先要明確的是，所有的接地都不是理想的，在任何時候都具有分布電阻與分布電感，前者在訊號頻率較低時起作用，後者則在訊號頻率高時成為主要影響因素。由於 上述分布引數的存在，訊號在經過地線的時候，會產生壓降以及磁場。若這些壓降或磁場（以及由該磁場引起的感應電壓）耦合到其它電路的輸入，就可能會被放大 （模擬電路中）或影響訊號完整性（數位電路中）。所以，一般要求在設計時就考慮這些影響，有乙個大致的原則如下：
1、在頻率較低的電路中（尤其是模擬電路或模數混合電路中的模擬部分），採用單點接地，即各級放大器的地線（包括電源線）分別接到電源輸出端，成為星形連線，並且在這個星的節點上接乙個大電容。這樣做的目的是避免訊號在地線上的壓降耦合到其他放大器中。
2、在模擬電路中（尤其是小訊號電路）要避免出現地線環，因為環狀的地線會產生感應電流，此電流造成的感應電勢是許多干擾訊號的**。
3、如果是單純的數位電路（包括模數混合電路中的數字部分）且訊號頻率不高（一般不超過
10兆），可以共用一組電源與地線，但是必須注意每個晶元的退耦電容必須靠近晶元的電源與地引腳。
4、在高速的數位電路（例如幾十兆的訊號頻率）中，必須採取大面積接地，即採用
4層 以上的印製板，其中有乙個單獨的接地層。這樣做的目的是給訊號提供乙個最短的返回路徑。由於高速數碼訊號具有很高的諧波分量，所以此時地線與訊號線之間構 成的迴路電感成為主要影響因素，訊號的實際返回路徑是緊貼在訊號線下面的，這樣構成的迴路面積最小（從而電感最小）。大面積接地提供了這樣的返回路徑的可 能性，而採用其他的接地方式均無法提供此返回路徑。需要注意的是，要避免由於過孔或其他器件在接地平面上造成的絕緣區將訊號的返回路徑割斷（地槽），若出 現這種情況，情況會變得十分糟糕。
5、高頻模擬電路，也要採取大面積接地。但是由於此時的訊號線要考慮阻抗匹配問題，所以情況更複雜一些，在這裡就不展開了。
以上是個人多年實踐中成功的經驗與失敗的教訓，希望對你有所幫助。
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