1）為了更好的提高訊號完整性，ddr3儲存模組採用了fly-by的拓撲結構。該拓撲應用於位址、控制、時鐘線。fly-by拓撲能有效減少stub的長度，但是較長的走線帶來了ck-ck#與dqs-dqs#間的時延（由於ck-ck#的飛行時間，其到達每個ddr3顆粒的時間不同，而dqs-dqs#通常為點到點拓撲）。
2）fly-by拓撲簡介：
我們已經分析過，fly-by拓撲應用於位址、控制、時鐘訊號線。
dqs與dq線通常為點對點拓撲，其阻抗比較容易控制。
相比於ddr2 t型拓撲：
t型兩端的分支需要等長，就好像我們的兩支手臂一樣。既然涉及到等長，就需要繞線，繞線勢必會增加pcb的空間，空間增大後，成本就會上公升。而fly-by拓撲的結構從頭串到尾，不用過多繞線，能夠節省pcb上的空間。
這也是為什麼大多數設計工程師看到ddr3就喜歡用fly_by的緣故吧。
需要注意的是：不支援讀寫平衡的主控ddr控制器是不能夠使用fly-by拓撲的（此時控制器不能調整dqs與ck之間的時序關係）。通常這樣的主控晶元會有類似的描述：
3）write leveling的實現方式：
ddr控制器呼叫write leveling功能時，需要ddr3 sdram顆粒的反饋來調整dqs與ck之間的相位關係，具體方式如下：
wrtie leveling 是乙個完全自動的過程。cpu 不停的傳送不同時延的dqs 訊號，ddr3 sdram 顆粒在dqs-dqs#的上公升沿取樣ck 的狀態，並通過dq 線反饋給ddr3 控制器。控制器端反覆的調整dqs-dqs#的延時，直到控制器端檢測到dq 線上0 到1 的跳變（說明tdqss引數得到了滿足）。控制器就lock 住此時的delay value。此時便完成了乙個wrtie leveling過程。
leveling 過程中，dqs-dqs#從控制器端輸出，所以在ddr3 sdram 側必須進行端接；同理，dq 線由ddr3 sdram
顆粒側輸出，在控制器端必須進行端接；
DDR基礎知識
1 前言 ddr的全稱為double data rate sdram，也就是雙倍速率的sdram，sdram在乙個clk週期傳輸一次資料，而ddr在乙個clk週期傳輸兩次資料，分別在上公升沿和下降沿各傳輸一次資料，該概念稱為預取，在描述ddr速度的時候一般使用mt s單位，也就是每秒多少兆次資料傳輸...
DDR基礎原理介紹
ddr基礎原理介紹 1 前言 ddr的全稱為double data rate sdram，雙倍速率的sdram，sdram在乙個clk週期傳輸一次資料，ddr在乙個clk週期傳輸兩次資料，分別在上公升沿和下降沿各傳輸一次資料，該概念稱為預取，在描述ddr速度的時候一般使用mt s單位，每秒多少兆次資...
DDR記憶體基礎知識
1 ram random access memory，隨機訪問記憶體。這裡要注意，隨機不是指的是不確定的讀寫記憶體空間，而是指訪問任意乙個位元組位址空間的時間都是相同的。和隨機記憶體訪問相對應的就是順序訪問，典型的就是磁帶，從開頭到結尾，要想讀寫某乙個記憶體空間，只能從頭開始按順序讀取。2 sram...