全加器結束語
注：這裡的比較器引入了時鐘，更豐富。
引腳說明：
a、b：輸入訊號，位寬為2
clk：時鐘輸入
rst：為0時比較器正常工作，為1時復位
agtb ：當 a>b 時，其值為 1，否則為 0
aeqb ：當 a=b 時，其值為 1，否則為 0
altb ： 當 a
module lab
( input [1:
0]a,b,
input clk,
input rst,
output reg agtb,aeqb,altb=0)
; always@(posedge clk or negedge rst )
begin
if(~rst)
begin
agtb<=0;
//時序邏輯用阻塞賦值，always塊中被賦值的要為reg型
全加器其實就是考慮到進製的加法器。cin為前進的進製輸入，cout為輸出給後一級的進製。sum為和。
目前寫的示例，應該是最最基礎的，大部分為簡單組合邏輯設計。下一階段計畫開始學習時序邏輯，包括d觸發器、計數器、任意整數分頻器、狀態機等等。雖然csdn上學習硬體程式設計的人好像不多，我也想把這個過程記錄下來，每天進步一小點！
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