FPGA 實現訊號的剪裁,截短和延遲

2021-07-16 21:50:10 字數 923 閱讀 7060

在實現sobel邊緣檢測的時候遇到了這樣的問題

我們不需要邊上的訊號,那這時候應該怎麼辦呢?

我們需要對顯示的使能訊號進行剪裁,data_en。

就像醬紫

那麼如何實現呢?

首先第一種比較複雜的方法是用計數器。

如此:

reg [9:0]cnt;

always@(posedge clk or negedge nreset)

begin

if(!nreset)

begin

cnt <= 10'd0;

endelse

begin

if(dval)

begin

if(cnt >= 1'd1 && cnt <= 10'd646)

begin

hdmi_de <= dval;

endelse if(cnt == 10'd647)

begin

cnt <= 10'd0;

endelse

begin

cnt = cnt + 1'd1;

endend

endend

但是這樣實現的前提是我們首先要知道dval就是datain這個訊號的長度,當然如果知道了這樣實現也是很複雜的。

第二種方法是:

hdmi_reg <= dval;

hdmi_reg1 <= hdmi_reg;

assign hdmi_de = (=3'b111) ? hdmi_reg : 1'd0;

延遲兩個訊號然後使能中間的訊號,得到截簡訊號。

醬紫 受教於imran

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