數字邏輯與數字系統（VHDL）動態掃瞄數碼顯示器

做乙個動態掃瞄數碼顯示器 一共需要三個部件：

模八計數器、8選一資料選擇器、7段解碼器

library ieee;

use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith;
entity m8 is
port(en,clr,clk:in std_logic;
q:out std_logic_vector(2 downto 0)
);end m8;
architecture s_m8 of m8 is
signal qcl:std_logic_vector(2 downto 0);
begin 
process(en,clr,clk)
if(clr='0')then
qcl<="000";
elseif(clk'event and clk='1')then
if(en='1')then
if(qcl="111")then
qcl<="000";
else
qcl<=qcl+'1';
end if;
end if;
end if;
q<=qcl;
end process;
end s_m8;

library ieee;

use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith;
entity ymq is
port(d:in std_logic_vector(3 downto 0);
f:out std_logic_vector(6 downto 0)
);end ymq;
architecture s_ymq of ymq is
begin
process(d)
begin
case d is
when "0000"=>f<="0111111";
when "0001"=>f<="0000110";
when "0010"=>f<="1011011";
when "0011"=>f<="1001111";
when "0100"=>f<="1100110";
when "0101"=>f<="1101101";
when "0110"=>f<="1111101";
when "0111"=>f<="0100111";
when "1000"=>f<="1111111";
when "1001"=>f<="1101111";
when others=>f<="******x";
end case;
end process;
end s_ymq;

時間太久想不起更具體的了= =就醬暫且記錄一下

數字邏輯與數字系統總結

第一章 數字邏輯基礎 第二章 邏輯閘電路 組合邏輯電路 任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關 設計方法 一 列出真值表 二 寫出邏輯函式表示式 三 對邏輯函式進行化簡和變換 四 根據簡化的邏輯函式表示式畫出邏輯圖 競爭冒險 競爭是指邏輯門的兩個輸入訊號從不同的電平同時向相反電平...

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library ieee use ieee.std logic 1164.all use ieee.std logic unsigned.all entity clock is port clk in std logic reset in std logic reset2 in std logic ...

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十六進製制數 十六進製制數的特點是 1.由16個數碼，0 9和a f組成 2.基數是16，運算規則是逢16進1 3.在小數點左邊，從右至左的位權依次是 160 161 162 在小數點右邊，從左至右的位權依次是 16 1 16 2 16 3 數制轉換 1.非十進位制數轉換成十進位制數 轉換方法是 將...