我在除錯過程中常常遇到的乙個問題就是，xilinx工具在邏輯綜合的過程中，將自己rtl**中的很多變數都優化掉了，使得除錯的抓訊號的過程很糾結。現在我就跟大家分享一下我的方法（ise版本為14.3）。
第一種方法：更改優化選項設定。
在chipscope中新增一些引腳的訊號，但列表中並沒有顯示，原因是綜合的地方沒設定好，應該將xst的屬性設定成如下：keep hierarchy處為yes。
第二種方法：在rtl**中進行一些宣告。
對於wire型號，對於ise12.3以後的版本，xst綜合，可以使用(* keep="true"*) wire [15:0] ad_reg;這樣的宣告，就可以在查詢訊號的訊號找到wire型別的ad_reg訊號進行觀察。
使用方法示例如下圖：
注意：(* keep="true"*) 編寫時（）和*之間不能加空格！！！
第三種方法：做一些不會被優化掉的冗餘邏輯使想檢視的訊號不被優化掉。
如果某些訊號使用了上面的兩種方法還是不行的話，可是常常加一些冗餘邏輯。加需要觀察的訊號打個節拍，然後接到引腳上，這時的訊號是不會被優化掉的。在fpga設計中常常都有一些空閒的引腳或者除錯使用的引腳，將冗餘邏輯的輸出接到這些引腳上即可。
希望分享的經驗能夠幫助大家，在除錯過程中更加順利無阻。
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