FPGA開發之FPGA開發流程簡介

我以前一直很疑惑晶元設計這一塊在實際中是怎麼做的呢？今天了解了一下，現在設計晶元一般採用fpga開發，大概流程如下：

1、功能定義/器件選型：設計晶元之前當然你要知道你設計的晶元有什麼功能，然後就模組化，寫清楚誰誰誰幹什麼，這當然就是從上至下的方法，你試試從下到上給我看看。

2、設計輸入：這一步就是說我把模組分好了，然後我做什麼呢？碼**，如果看**不爽的話你畫圖吧！不過現在都用verilog或者vhdl來做一些大型晶元啊！

3、功能**：這個就是軟體**，就是看波形啊！還是碼**，就是碼完了看波形，一般用的**軟體有modelsim和vcs。

4、綜合優化：就是把你寫的那一堆verilog用與門，或門，ram這些玩意組成乙個邏輯網表。常用的工具有synplify pro。怎麼感覺這一步應該是第三步，因為用ise的時候都是要先綜合再軟體**，沒有綜合出乙個晶元怎麼**呢？不能理解了，這個過程是某個大牛寫的，所以還是按他的順序寫了。

5、綜合後**：這時候又**，原來這裡是加了延時的軟體**，那麼我就大概明白了我平時做的過程中沒有第三步，第三步用來做什麼呢？這一步就一般看時序之類的，看波形圖發現不對那就改verilog，然後再**，再改再**。是的，就是改到你想吐。

6、實現和佈線：這一步幹得就是你選了你的fpga板子，根據你選的板子，把你的verilog的配置弄進那個晶元裡面。因為fpga是clb實現邏輯，所以要將你寫的晶元對映到板上。連線各個clb靠線來連線，通過佈線就可以使得面積更加減少，而且有時候可以提高速度。

7、時序**：就是看看你寫的晶元會不會違反時序，以檢查和消除競爭冒險。

8、板級**與驗證：把二進位制檔案燒錄板中，然後看看有沒有實現所需功能，還有檢測其在不同環境中的適應情況。使用邏輯分析儀可以對設計的晶元進行**。

經過上面的一系列步驟，我覺得真是講的很繁瑣啊！

我覺得可以歸納為前端寫**，後端軟體和板級**。