FPGA開發流程概述

lesson 3 fpga開發流程概述

開始學習fpga，想盡快上手fpga開發，那麼先來了解一下fpga的開發流程。

1、需求分析到模組劃分

設計輸入：原理圖、verilog、vhdl

綜合：指的是將較高層次的電路描述轉化成較為低層的電路描述。就是將設計**轉成底層的與門、非門、ram、觸發器等基本邏輯單元相互連線而成的網表，綜合工具使用synplicity的synplify，也可使用器件廠商提供的開發工具進行實現（實現指的是：翻譯、對映、布局佈線）。

**設計完成後，最好先使用開發工具進行語法檢測，之後進行功能**，此處**不涉及時序上的延時。**工具首推modeltech公司的modelsim，也可以用ise的quartus 2進行簡單**。

3、實現到時序收斂

實現：翻譯---將綜合後的結果轉化成所選器件的底層模組和硬體原語；

對映---將翻譯的結果對映到具體器件上；

布局佈線---根據使用者的設計約束，進行布局佈線，完成fpga內部邏輯的連線；

時序收斂：（設計關鍵，必須滿足時序收斂）

工具的最紅布局佈線滿足設計者輸入的時序約束要求。

4、**到板級除錯

**和板級除錯用於主要的驗證。fpga的板級除錯乙個很大的問題在於同步觀察介面訊號數量受限，很難觀測內部訊號節點的狀態，假若純板級除錯，就消耗太大的人力物力了。

fpga**很重要，但是和其他軟體開發中的**概念不大一樣。時序電路，邏輯的每一步變化都是由時終沿來觸發的，除錯時控制時鐘頻率顯然不能達到單步的效果。

開發團隊一般不會嚴格地執行所有的三次**，一般做行為**和時序**，當我們熟練的可以編寫可綜合的**，我們只需要進行功能**，時序**也一般不做，我們會花時間去做深入細緻的時序約束，通過時序報告分析解決時序問題。

關於fpga的除錯有很多種方法，借助示波器和邏輯分析儀的除錯方法最常用。如ise的chipscope、quartus 2、signaltap 2。練習的時候可以使用quartus 2 。

關於quaryus 2的開發流程，在該軟體的help---pdf_tutorials---verilog hdl users：