什麼是setup 和holdup時間？
a) 什麼是setup 和holdup時間？
建立時間（setup time）是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被打入觸發器；保持時間（hold time）是指在觸發器的時鐘訊號上公升沿到來以後，資料穩定不變的時間， 如果保持時間不夠，資料同樣不能被打入觸發器。
b) 什麼是競爭與冒險現象？怎樣判斷？如何消除？
訊號在fpga器件內部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的製造工藝、工作電壓、溫度等條件的影響。訊號的高低電平轉換也需要一定的過渡時間。由於存在這兩方面因素，多路訊號的電平值發生變化時，在訊號變化的瞬間，組合邏輯的輸出有先後順序，並不是同時變化,往往會出現一些不正確的尖峰訊號，這些尖峰訊號稱為"毛刺"。如果乙個組合邏輯電路中有"毛刺"出現，就說明該電路存在"冒險"。用d觸發器，格雷碼計數器，同步電路等優秀的設計方案可以消除。
c) 請畫出用d觸發器實現2倍分頻的邏輯電路？
就是把d觸發器的輸出端加非門接到d端。
d) 什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求？
將幾個oc門結構與非門輸出併聯，當每個oc門輸出為高電平時，總輸出才為高，這種連線方式稱為線與。
e) 什麼是同步邏輯和非同步邏輯？
整個設計中只有乙個全域性時鐘成為同步邏輯。
多時鐘系統邏輯設計成為非同步邏輯。
f) 請畫出微機介面電路中，典型的輸入裝置與微機介面邏輯示意圖（資料介面、控制介面、所存器/緩衝器）。
是不是結構圖？
g) 你知道那些常用邏輯電平？ttl與coms電平可以直接互連嗎？
ttl,cmos，不能直連
lvds:lvds（low voltage differential signal）即低電壓差分訊號，lvds介面又稱rs644匯流排介面，是20世紀90年代才出現的一種資料傳輸和接**術。
ecl：（emittercoupled logic)即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出介面電路
cml: cml電平是所有高速資料介面中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合於更高頻段工作。
為什麼會有建立時間setup和保持時間hold要求
要知道為什麼會有setup hold要求，首先要清楚d觸發器的結構 d觸發器可以由靜態邏輯實現，也可以由動態邏輯實現，這裡僅討論靜態cmos d觸發器的結構 構成乙個d觸發器最普遍方法是採用主從結構，由乙個負latch 主級 和正latch 從級 串聯而成，而latch可以採用傳輸門構成的多路開關m...
pytest裡面的setup 和 teardown
pytest裡面的setup和teardown有以下幾種 1.先看一下函式級別的 setup function teardown function，這個只對函式生效，不能用在類中 類中的方法不能使用 def setup function print setup function def teardo...
什麼是 PM，什麼是 SCM，和 NVM 什麼關係
自 近幾年，不論在學術界還是工業界，nvm 都是比較前沿的技術。其實 nvm 一詞並不新，是因為 pm 或稱 scm 這個與 nvm 有關的概念的出現，使得 nvm 這詞又 火 了一把。在近年的相關文獻中，nvm 也經常被和 pm scm 混用，讓人搞不清。本文捋一捋它們之間的關係。準確來說，nvm...