引用 sandy-20008 的 硬體筆試題及答案
1、同步電路和非同步電路的區別是什麼？（仕蘭微電子）非同步電路主要是組合邏輯電路，用於產生位址解碼器、ｆｉｆｏ或ｒａｍ的讀寫控制訊號脈衝，但它同時也用在時序電路中，此時它沒有統一的時鐘，狀態變化的時刻是不穩定的，通常輸入訊號只在電路處於穩定狀態時才發生變化。也就是說乙個時刻允許乙個輸入發生變化，以避免輸入訊號之間造成的競爭冒險。電路的穩定需要有可靠的建立時間和持時間，待下面介紹。
同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同乙個時鐘ｃｌｋ，而所有的狀態變化都是在時鐘的上公升沿(或下降沿)完成的。比如ｄ觸發器，當上公升延到來時，暫存器把ｄ端的電平傳到ｑ輸出端。
在同步電路設計中一般採用d觸發器，非同步電路設計中一般採用latch。
2、什麼是同步邏輯和非同步邏輯？（漢王筆試）
同步邏輯是時鐘之間有固定的因果關係。非同步邏輯是各時鐘之間沒有固定的因果關係。
電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的「開始」和「完成」訊號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可復用性--因此近年來對非同步電路研究增加快速，**發表數以倍增，而intel pentium 4處理器設計，也開始採用非同步電路設計。
非同步電路主要是組合邏輯電路，用於產生位址解碼器、ｆｉｆｏ或ｒａｍ的讀寫控制訊號脈衝，其邏輯輸出與任何時鐘訊號都沒有關係，解碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(暫存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同乙個時鐘ｃｌｋ，而所有的狀態變化都是在時鐘的上公升沿(或下降沿)完成的。
3、什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求？（漢王筆試）
線與邏輯是兩個輸出訊號相連可以實現與的功能。在硬體上，要用oc門來實現（漏極或者集電極開路），由於不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出埠應加乙個上拉電阻。（線或則是下拉電阻）
4、什麼是setup 和holdup時間？（漢王筆試）
5、setup和holdup時間,區別.（南山之橋）
6、解釋setup time和hold time的定義和在時鐘訊號延遲時的變化。（未知）
7、解釋setup和hold time violation，畫圖說明，並說明解決辦法。（威盛via 2003.11.06 上海筆試試題）
setup/hold time 是測試晶元對輸入訊號和時鐘訊號之間的時間要求。建立時間是指觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間。輸入訊號應提前時鐘上公升沿（如上公升沿有效）t時間到達晶元，這個t就是建立時間-setup time.如不滿足setup time,這個資料就不能被這一時鐘打入觸發器，只有在下乙個時鐘上公升沿，資料才能被打入觸發器。保持時間是指觸發器的時鐘訊號上公升沿到來以後，資料穩定不變的時間。如果hold time不夠，資料同樣不能被打入觸發器。
建立時間(setup time)和保持時間（hold time）。建立時間是指在時鐘邊沿前，資料訊號需要保持不變的時間。保持時間是指時鐘跳變邊沿後資料訊號需要保持不變的時間。如果不滿足建立和保持時間的話，那麼dff將不能正確地取樣到資料，將會出現metastability的情況。如果資料訊號在時鐘沿觸發前後持續的時間均超過建立和保持時間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。
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1.請定義乙個巨集，比較兩個數a b的大小，不能使用大於 小於 if語句 這樣轉向定義應該不算違規吧！include stdafx.h include include using namespace std define cmp x,y compare x,y intcompare inta,int...
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