一、pcb走線寬度變化引起的反射
在進行pcb佈線時，經常會發生這樣的情況：走線通過某一區域時，由於該區域佈線空間有限，不得不使用更細的線條，通過這一區域後，線條再恢復原來的寬度。走線寬度變化會引起阻抗變化，因此發生反射，對訊號產生影響。那麼什麼情況下可以忽略這一影響，又在什麼情況下我們必須考慮它的影響？
有三個因素和這一影響有關：阻抗變化的大小、訊號上公升時間、窄線條上訊號的時延。
首先討論阻抗變化的大小。很多電路的設計要求反射雜訊小於電壓擺幅的5%（這和訊號上的雜訊預算有關），根據反射係數公式：
ρ=z2-z1/（z2+z1）=△z/(△z+2z1）<=5%
可以計算出阻抗大致的變化率要求為：△z/z1<=10% 。你可能知道，電路板上阻抗的典型指標為+/-10%，根本原因就在這。
如果阻抗變化只發生一次，例如線寬從8mil變到6mil後，一直保持6mil寬度這種情況，要達到突變處訊號反射雜訊不超過電壓擺幅的5%這一雜訊預算要求，阻抗變化必須小於10%。這有時很難做到，以 fr4板材上微帶線的情況為例，我們計算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil後特性阻抗變成54.2歐姆，阻抗變化率達到了20%。反射訊號的幅度必然超標。至於對訊號造成多大影響，還和訊號上公升時間和驅動端到反射點處訊號的時延有關。但至少這是乙個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。
如果阻抗變化發生兩次，例如線寬從8mil變到6mil後，拉出2cm後又變回8mil。那麼在2cm長6mil寬線條的兩個端點處都會發生反射，一次是阻抗變大，發生正反射，接著阻抗變小，發生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設傳輸訊號為1v，第一次正反射有0.2v被反射，1.2v繼續向前傳輸，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假設6mil線長度極短，兩次反射幾乎同時發生，那麼總的反射電壓只有0.04v，小於5%這一雜訊預算要求。因此，這種反射是否影響訊號，有多大影響，和阻抗變化處的時延以及訊號上公升時間有關。研究及實驗表明，只要阻抗變化處的時延小於訊號上公升時間的20%，反射訊號就不會造成問題。如果訊號上公升時間為1ns，那麼阻抗變化處的時延小於0.2ns對應1.2英吋，反射就不會產生問題。也就是說，對於本例情況，6mil寬走線的長度只要小於3cm就不會有問題。
當pcb走線線寬發生變化時，要根據實際情況仔細分析，是否造成影響。需要關注的引數由三個：阻抗變化有多大、訊號上公升時間是多少、線寬變化的頸狀部分有多長。根據上面的方法大致估算一下，適當留出一定的餘量。如果可能的話，盡量讓減小頸狀部分長度。
需要指出的是，實際的pcb加工中，引數不可能像理論中那樣精確，理論能對我們的設計提供指導，但不能照搬照抄，不能教條，畢竟這是一門實踐的科學。估算出的值要根據實際情況做適當的修訂，再應用到設計中。如果感覺經驗不足，那就先保守點，然後在根據製造成本適當調整。
二、pcb走線中途容性負載反射
很多時候，pcb走線中途會經過過孔、測試點焊盤、短的stub線等，都存在寄生電容，必然對訊號造成影響。走線中途的電容對訊號的影響要從發射端和接受端兩個方面分析，對起點和終點都有影響。
首先按看一下對訊號發射端的影響。當乙個快速上公升的階躍訊號到達電容時，電容快速充電，充電電流和訊號電壓上公升快慢有關，充電電流公式為：i=c*dv/dt。電容量越大，充電電流越大，訊號上公升時間越快，dt越小，同樣使充電電流越大。
我們知道，訊號的反射與訊號感受到的阻抗變化有關，因此為了分析，我們看一下，電容引起的阻抗變化。在電容開始充電的初期，阻抗表示為：
zc=v/i=v/c(dv/dt)
這裡dv實際上是階躍訊號電壓變化，dt為訊號上公升時間，電容阻抗公式變為：
zc=v/i=v/c(v/rt)=rt/c
從這個公式中，我們可以得到乙個很重要的資訊，當階躍訊號施加到電容兩端的初期，電容的阻抗與訊號上公升時間和本身的電容量有關。
通常在電容充電初期，阻抗很小，小於走線的特性阻抗。訊號在電容處發生負反射，這個負電壓訊號和原訊號疊加，使得發射端的訊號產生下衝，引起發射端訊號的非單調性。
對於接收端，訊號到達接收端後，發生正反射，反射回來的訊號到達電容位置，那個樣發生負反射，反射回接收端的負反射電壓同樣使接收端訊號產生下衝。
為了使反射雜訊小於電壓擺幅的5%（這種情況對訊號影響可以容忍），阻抗變化必須小於10%。那麼電容阻抗應該控制在多少？電容的阻抗表現為乙個併聯阻抗，我們可以用併聯阻抗公式和反射係數公式來確定它的範圍。對於這種併聯阻抗，我們希望電容阻抗越大越好。假設電容阻抗是pcb走線特性阻抗的k倍，根據併聯阻抗公式得到電容處訊號感受到的阻抗為：
zcz0/( zc+z0)=k/(k+1)z0
阻抗變化率為： 1/(k+1)<=10%，即 k>=9，也就是說，根據這種理想的計算，電容的阻抗至少要是pcb特性阻抗的9倍以上。實際上，隨著電容的充電，電容的阻抗不斷增加，並不是一直保持最低阻抗，另外，每乙個器件還會有寄生電感，使阻抗增加。因此這個9倍限制可以放寬。在下邊的討論中假設這個限制是5倍。
有了阻抗的指標，我們就可以確定能容忍多大的電容量。電路板上50歐姆特性阻抗很常見，我就用50歐姆來計算。
zc=rt/c>=5*50
得出：c(pf)<=4*rt(ns)
即在這種情況下，如果訊號上公升時間為1ns，那麼電容量要小於4皮法。反之，如果電容量為4皮法，則訊號上公升時間最快為1ns，如果訊號上公升時間為0.5ns，這個4皮法的電容就會產生問題。
這裡的計算只不過是為了說明電容的影響，實際電路中情況十分複雜，需要考慮的因素更多，因此這裡計算是否精確沒有實際意義。關鍵是要通過這種計算理解電容是如何影響訊號的。我們對電路板上每乙個因素的影響都有乙個感性認識後，就能為設計提供必要的指導，出現問題就知道如何去分析。精確的評估需要用軟體來**。
總結：1 pcb走線中途容性負載使發射端訊號產生下衝，接收端訊號也會產生下衝。
2 能容忍的電容量和訊號上公升時間有關，訊號上公升時間越快，能容忍的電容量越小。
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