最近再singaltap上探索了fifo的wrreq和rdreq與q之間的關係問題，詳情如下：
a. 讀使能（rdreq）與wrreq間隔1個時鐘週期時，輸出q的情況：
b. 讀使能（rdreq_dly1）與wrreq間隔2個時鐘週期時，輸出q的情況：
c. 讀使能（rdreq_dly2）與wrreq間隔3個時鐘週期時，輸出q的情況：
d. 讀使能（rdreq_dly3）與wrreq間隔4個時鐘週期時，輸出q的情況：
總結：不管fifo的輸入多少資料（這裡不給予證明），當wrreq為高電平時，輸出q與wrreq之間的間隔時鐘是5個clock的時間間隔，由此推出rdreq至少應與wrreq間隔4個時鐘週期，否則輸出會錯誤。
GPIO時鐘使能和串列埠時鐘使能的關係
由於stm32有很多外設，為降低功耗，每個外設都對應著乙個時鐘。在晶元剛剛上電時，這些時鐘都是被關閉的。如果想要外設工作，必須把相應的時鐘開啟。即當gpio口復用usart進行通訊時，必須要先使能gpio的時鐘，然後再使能具體外設的時鐘 usart的時鐘 1.stm32微控制器的i o埠配置步驟 1...
007 時間戳和正常時間格式間的轉換
python中時間的儲存格式 time.struct time tm year 2018,tm mon 8,tm mday 16,tm hour 10,tm min 13,tm sec 13,tm wday 3,tm yday 228,tm isdst 0 時間戳，根據1970年1月1日00 00 ...
執行緒間的通訊之wait和notify的使用
wait和notify需要和synchronized一起使用，即需要先獲得鎖 public class test catch interruptedexception e log.debug 其它 start new thread catch interruptedexception e log.d...