上拉電阻和下拉電阻在電路中有什麼作用？

上拉電阻和下拉電阻在電路中有什麼作用？

上拉: 

1ttl驅動

cmos時,

如果ttl

輸出最低高電平低於

cmos

最低高電平時

,提高輸出高電平值 

2 oc門必須加上拉

,提高電平值 

3 加大輸出的驅動能力

(微控制器較常用

) 4 cmos晶元中

(特別是門的晶元

),為防靜電干擾

,不用的引腳也不懸空

,一般上拉

,降低阻抗

,提供洩荷通路 

5 提高輸出電平

,提高晶元輸入訊號的雜訊容限

,增強抗干擾 

6 提高匯流排抗電磁能力

,空腳易受電磁干擾 

7 長線傳輸中加上拉

,是阻抗匹配抑制反射干擾 

原則: 

1 從節約功耗和晶元的電流、能力應是電阻盡量大,r大

,i小啊 

2 從確保驅動能力

,應當電阻足夠小,r小

,i大啊 

3 對高速電路

,加上拉可能邊沿平緩

(上公升時間延長

) 建議可以在1k---10k

之間選(

可根據實際情況

) 請問上拉電阻為何能上拉

在節點與正5v

電源之間接個

10k的上拉電阻，能把這個節點的點位拉上來。我實在不明白，要想把電位提上來，直接接電源不就行了？電源通過這個

10k的電阻肯定會降壓的，這樣一來，豈不是把節點的點位降低了嗎？

往往這個節點要求應用微控制器或者其他控制器件來控制它為高或低電平（即這個節點與i/o

口連線） 

如果單純的想要使這點成為高電平，並且輸出阻抗非常大的話，直接接電源也無妨，但是如果你微控制器如果要使這個節點拉低，即微控制器內部使節點接地，這樣5v

電源不是和地短路了麼。 

另外，當要求這個節點為高電平的時候，你的這個節點和地之間的阻抗一般是非常大，比如100k

的阻抗，而你上拉乙個

10k的電阻的話，這個點的電壓為（

5/100+10

）*100=4.5v

這樣也可以上高電平啊。而當要求這個節點為低電平的時候只要把它和地連就可以了，電源和地之間有乙個

10k的負載：） 

電路中上拉電阻的工作原理如何

當輸出高電平（若為3v

）時，結了上拉電阻後，輸出還是不變啊，只是電位差會在電阻上做功發熱。輸出低電平也是一樣啊。。 

搞不明白、、、、

電源到元件間的叫上拉電阻,

作用是平時使該腳為高電平 

地到元件間的叫下拉電阻,

作用是平時使該腳為低電平 

上拉電阻和下拉電阻的範圍由器件來定(

我們一般用

10k) 

+vcc 

+------+=上拉電阻 

|+-----+ 

|元件| 

|+-----+ 

+------+=下拉電阻 

-gnd 

一般來說上拉或下拉電阻的作用是增大電流，加強電路的驅動能力 

比如說51的p1

口 還有，p0

口必須接上拉電阻才可以作為

io口使用 

上拉和下拉的區別是乙個為拉電流，乙個為灌電流 

一般來說灌電流比拉電流要大 

也就是灌電流驅動能力強一些

下拉電阻和上拉電阻

在學習arduino時，連線微動開關，需要乙個下拉電阻，當開關處於開路的狀態時，保持輸入引腳的低電平。對於其中的原理糾結了很長時間，下面是根據查詢到的資料和加入了自己的理解。下拉電阻 1當處於斷路狀態時，如果沒有10k歐的下拉電阻，input端的電壓在0v 5v之間浮動。有下拉電阻時，輸入引腳通過1...

上拉電阻和下拉電阻

所謂上，就是指高電平 所謂下，是指低電平。上拉，就是通過乙個電阻將訊號接電源，一般用於時鐘訊號資料訊號等。下拉，就是通過乙個電阻將訊號接地，一般用於保護訊號。這是根據電路需要設計的，主要目的是為了防止干擾，增加電路的穩定性。假如沒有上拉，時鐘和資料訊號容易出錯，畢竟，cpu的功率有限，帶很多bus線...

上拉電阻和下拉電阻

在數字邏輯電路中，乙個訊號不是0，就是1。正是因為這樣，數位電路的設計才簡單，可靠。通常，用電壓5v 或者接近5v 代表 on 開狀態，代表高電平，對應狀態 1。用電壓0v 或者接近0v 代表off關狀態，代表低電平，對應狀態0。有些開發板是基於3,3v的，因此使用3.3v作為高電平。如果乙個線路中...