在使用verilog進行設計的過程中，使用task和function在同乙個module中多次呼叫，充分提高了**的復用性，有效增強設計的可維護性和復用性，可以避免不同模組間**複製導致的不必要的錯誤。本文主要**task和function的使用以及兩者之間的異同點。
1 task
定義不能出現在過程性語句快中，但是必須在「module-end」結構中。
格式一：
格式二：
task可以沒有或者有乙個或多個引數，值通過引數傳入和傳出task。輸入輸出在任務開始處宣告，且輸入與輸出訊號的排列順序決定了task被呼叫時傳遞引數的順序。在使用task時需要注意以下幾點：
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