參考資料：cml訊號原理
pecl、lvds和cml電平
常用邏輯電平及基本輸入輸出結構
lvds和cml電平應用區別
cml(即current mode logic,也就是電流模式邏輯)電路主要靠電流驅動，也是所有高速資料介面形式中最簡單的一種，它的輸入與輸出的匹配整合在晶元內部，基本不需要外部端接，從而使單板硬體設計更簡單、更簡潔。
一、cml工作原理
1.1、cml輸出結構
cml介面的輸出電路形式是乙個差分對，如圖1所示。該差分對的集電極電阻為50ω，輸出訊號的高低電平切換是通過共發射極差分對的開關控制的，差分對的發射極到地的恆流源典型值為16ma。
圖1cml介面輸出電路
當cml負載為50ω上拉電阻時，並且差分對的輸入端也為差分訊號，所以差分對中的三極體同時只能導通乙個，由於恆流源為16ma，所以在集電極電阻上的壓降為0.4v，即單端cml輸出訊號的擺幅為vcc~(vcc-0.4v)，其輸出波形如圖2(a)所示；在這種情況下，差分輸出訊號擺幅為800mv。
當cml輸出採用交流耦合至50ω負載，即表現為在差分對中間連線乙個100ω電阻，同樣，差分對中的三極體只能導通乙個，所以導通時在集電極電阻上的壓降為0.6v，不導通時在集電極上的壓降為0.2v，最終波形如圖2(b)所示；在這種情況下，差分輸出訊號擺幅同樣為800mv。
圖2cml接負載後的輸出波形圖
1.2、cml輸入結構
cml介面的輸入電路就是一對射極跟隨器後跟乙個差分放大器，射極跟隨器起到隔離，增加驅動能力的作用，上拉的50ω電阻是為了保證與前級輸出電路形成阻抗匹配。
圖3 cml介面輸入電路
二、cml電路優點
2.1、高速(>gbit/s)
cml電路輸出電晶體工作在放大區域，這樣導致cml訊號比採用飽和狀態操作的cmos、lvds訊號擁有更快的開關速度；並且cml輸出電路中的恆流源由於具有較小的開關雜訊，訊號的上公升時間和下降時間小，因此cml理論極限速度可達10gbit/s;圖4為lvpecl/lvds/cml三種邏輯電路功耗及速度比較示意圖。
圖4lvpecl/lvds/cml功耗及速度比較示意圖
2.2、低功耗(差分輸出訊號擺幅約為800mv)。
2.3、電路簡單，幾乎不需要外圍器件。
常用邏輯電平標準
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常見邏輯電平標準
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