前言
兩年時間使用了三款adc：ad9653,ad9266,ad3442，在此記錄下坑及使用經驗。
參考文件
所需用到的原語：iddr、iserdese2等
1.ad9653：adi公司的取樣率高達125m，16bit adc
時序圖1：
時序圖2：
根據時序圖，可使用iserdese2進行解串。
對於xilinx7系列的fpga，ddr模式的iserdese2支援4、6、8bit，級聯支援10、14bit。對於sdr模式的iserdese2支援2,3,4,5,6,7,8bit。
則對於16bit的adc，可使用sdr或ddr模式，且adc需配置為雙線，即為時序圖1的時序。
2.ad9266：16bit adi公司的高達80m取樣的adc
時序圖1：
可以看到資料是並行的8個通道，ddr。則可以使用iddr進行接收。
3.ad3442：ti公司14bit高達50m取樣的adc。
時序圖1：
時序圖2:
這裡簡單起見，使用時序圖1 進行iserdese2解串處理，14bit的資料可用級聯ddr模式。
參考文件中的圖，下述圖主要用於調整經過ibufio或bufr的時鐘邊沿跟經過ibufds的時鐘邊沿對齊。使得lvds資料和時鐘均只經過ibufds，保證相位關係。
然後用iserdese2接收資料，根據實際情況是否使用idelay模組對資料進行延時，使得資料盡量對齊中心邊沿，當然如果pcb保證了資料和時鐘的等長處理則更佳，只需考慮高低溫情況的偏斜。
需考慮bit調整，其次需要位元組對齊，因為解串出來的資料第乙個bit是隨機的，不一定就是所需的資料，需要進行位元組訓練，保證解串出的值的正確性。
上述兩個步驟操作完成後，就可以放心採集資料了。
thinking：高速率情況應該也可使用雙線級聯ddr14bit模式，對資料進行拆分。
使用iddr和iserdese2主要關注時鐘與資料的關係，要開發者保證時序關係確保接收資料的準確性。
以上。
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